特許
J-GLOBAL ID：200903021256522325
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-108914
公開番号（公開出願番号）：特開2001-007220
出願日： 2000年04月11日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 抵抗のばらつきのないゲート電極や抵抗体膜などを有する半導体装置の製造方法を提供する。【解決手段】 ポリシリコン膜の一部にリンのイオン注入を行なってから第1回目のRTAを行なう。ポリシリコン膜の他部にボロンのイオン注入を行なってから、ポリシリコン膜をパターニングして、ゲート電極8,抵抗体膜13を形成する。TEOS膜を堆積した後、これをパターニングしてシリサイド化領域Rsiを開口したシリサイド化用マスク10aを形成する。その後、酸素を含む雰囲気下においてボロンを活性するためのアニールを行い、シリサイド化領域Rsiのゲート電極8及び高濃度ソース・ドレイン領域6の上に酸化膜31を形成する。酸化膜31によって不純物の外方拡散を抑制し、その後にシリサイド化促進用のイオン注入を行なう際に不純物イオンがゲート電極8を突き抜けるのを抑制する。
請求項（抜粋）：
ゲート電極及び高濃度ソース・ドレイン領域の上部がシリサイド化されているMOSトランジスタが配置されるシリサイド化領域と、上部がシリサイド化されていないポリシリコン部材を有する素子が配置される非シリサイド化領域とを有する半導体装置の製造方法であって、半導体基板の上にゲート絶縁膜及びポリシリコン膜を形成する工程(a)と、n型不純物注入領域を開口したマスクを用いて、上記ポリシリコン膜の一部に抵抗値低減用のn型不純物イオンを注入する工程(b)と、上記n型不純物を活性化するための第1回目の熱処理を行なう工程(c)と、上記工程(c)の後に、p型不純物注入領域を開口したマスクを用いて、上記ポリシリコン膜の他部に抵抗値低減用のp型不純物イオンを注入する工程(d)と、上記工程(d)の後に、上記ポリシリコン膜をパターニングして、シリサイド化領域には上記MOSトランジスタのゲート電極を、上記非シリサイド化領域には上記ポリシリコン部材を形成する工程(e)と、上記MOSトランジスタの高濃度ソース・ドレイン領域形成のための不純物イオンの注入を行なう工程(f)と、上記工程(f)の後に、基板上に絶縁膜を形成する工程(g)と、上記絶縁膜の上に選択エッチ用マスクを形成する工程(h)と、上記選択エッチ用マスクを用いて上記絶縁膜をパターニングすることにより、上記非シリサイド化領域を覆い上記シリサイド化領域の上を開口したシリサイド用マスクを形成する工程(i)と、上記工程(i)の後に、上記p型不純物を活性化するための第2回目の熱処理を行なう工程(j)と、上記工程(j)の後に、上記シリサイド化領域のMOSトランジスタのゲート電極及び高濃度ソース・ドレイン領域にシリサイド化促進用の不純物イオンを注入する工程(k)と、上記工程(k)の後に、上記シリサイド化領域のMOSトランジスタのゲート電極及び高濃度ソース・ドレイン領域の上部をシリサイド化する工程(l)とを備えていることを特徴とする半導体装置の製造方法。
IPC (10件)：
H01L 21/8234
, H01L 27/06
, H01L 21/265
, H01L 21/28 301
, H01L 21/31
, H01L 27/04
, H01L 21/822
, H01L 27/088
, H01L 29/78
, H01L 21/336
H01L 27/06 102 A
, H01L 21/28 301 D
, H01L 21/31 C
, H01L 21/265 P
, H01L 27/04 P
, H01L 27/08 102 C
, H01L 29/78 301 P
, H01L 29/78 301 K
