特許
J-GLOBAL ID：200903021317569958
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-225214
公開番号（公開出願番号）：特開平10-070252
出願日： 1996年08月27日
公開日（公表日）： 1998年03月10日
要約：
【要約】【課題】 メモリセル部と周辺回路部とで同時に形成されるコンタクトホールの、深さの違いに起因するオーバーエッチングによる不具合の発生、およびコンタクトホールのアスペクト比が非常に大きくなってしまうことに起因する不具合の発生を防止した半導体装置およびその製造方法を提供する。【解決手段】 周辺回路部の層間絶縁膜20上のアルミ配線22と、半導体拡散領域、すなわちN+型ソース・ドレイン領域91および92(第1の半導体領域)、P+型ソース・ドレイン領域81および82(第2の半導体領域)との電気的な接続を、層間絶縁膜11を貫通して形成され、内部に埋め込み層25を有するビット線コンタクトホール12と、層間絶縁膜14および層間絶縁膜20を貫通して形成され、内部に埋め込み層27を有するアルミ配線コンタクトホール21Bとで行う。
請求項（抜粋）：
電荷を蓄積する容量素子としてスタックトキャパシタを有し、該スタックトキャパシタに電荷を蓄積することでデータを保持するデータ保持部と、該データ保持部に連動して動作する周辺回路部とを同一の半導体基板上に備える半導体装置であって、前記データ保持部は、前記半導体基板上に形成された第1の層間絶縁膜の第1の部分と、前記第1の層間絶縁膜の第1の部分上に形成されたビット線と前記半導体基板とを電気的に接続するように、前記第1の層間絶縁膜の第1の部分を貫通して形成され、内部に前記ビット線と同じ材質の第1のビット線埋め込み層を有する第1のビット線コンタクトホールと、前記ビット線を覆うように前記第1の層間絶縁膜の第1の部分上に形成された第2の層間絶縁膜の第1の部分と、第2の層間絶縁膜の第1の部分上に形成され、前記スタックトキャパシタを構成するストレージノードと、前記ストレージノードの表面を覆うように形成されたキャパシタゲート絶縁膜と、少なくとも前記ストレージノードおよび前記キャパシタゲート絶縁膜を覆うように形成されたプレート電極と、前記ストレージノードと前記半導体基板とを電気的に接続する第1の接続手段と、前記プレート電極を覆うように前記第2の層間絶縁膜の第1の部分上に形成された第3の層間絶縁膜の第1の部分と、前記第3の層間絶縁膜の第1の部分上に形成された第1の金属配線層と前記プレート電極とを電気的に接続するように、前記第3の層間絶縁膜の第1の部分を貫通して形成され、内部に第1の金属埋め込み層を有する第1の金属配線コンタクトホールとを備え、前記周辺回路部は、前記半導体基板内に選択的に形成された第1導電型の第1の半導体領域および第2導電型の第2の半導体領域と、前記第1〜第3の層間絶縁膜の第2の部分と、少なくとも前記第3の層間絶縁膜の第2の部分を貫通して形成され、内部に第2の金属埋め込み層を有し、前記第2の金属配線層に接続される第2の金属配線コンタクトホールと、前記第2の金属配線コンタクトホール内の前記第2の金属埋め込み層と、前記第1および第2の半導体領域とを電気的に接続する第2の接続手段とを備え、前記第2の金属配線コンタクトホールは、前記第1の金属配線コンタクトホールと同じ工程で形成され、前記第1の金属配線コンタクトホールと略同じ深さを有することを特徴とする半導体装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 F
, H01L 27/10 621 C
