特許
J-GLOBAL ID：200903021744261301

半導体装置

発明者：
原田 祐一

原田 祐一 について

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熊谷 直樹

熊谷 直樹 について

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金丸 浩

金丸 浩 について

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伊倉 巧裕

伊倉 巧裕 について

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佐藤 高広

佐藤 高広 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2004-233353
公開番号（公開出願番号）：特開2006-054247
出願日： 2004年08月10日
公開日（公表日）： 2006年02月23日
要約：
【課題】オン抵抗の低減とESD耐量などのサージ耐量の向上を図ることができる半導体装置を提供する。【解決手段】p型半導体基板1の表面層にストライプ状のnウェル領域2を形成し、このnウェル領域2の表面層にストライプ状のpウェル領域3を形成し、このpウェル領域3の表面層にストライプ状のnソース領域4とストライプ状のpコンタクト領域5を形成し、このnソース領域4上とpコンタクト領域5上にストライプ状のソース電極11を形成し、nウェル領域2の表面層にpウェル領域3と離してストライプ状のnドレイン領域8を形成し、このnドレイン領域8に囲まれるように四角形のpアノード領域15を複数個形成し、nドレイン領域8上とpアノード領域15上にドレイン電極10を形成する。pウェル領域3(nソース領域4)と対向する四角形のpアノード領域15の辺とはドレイン電極10は接しないようにする。【選択図】 図1
請求項（抜粋）：
第1導電型半導体領域の表面層に形成された第2導電型半導体領域と、該第2導電型半導体領域の表面層に形成された第1導電型ソース領域と、該第1導電型ソース領域上と前記第2導電型半導体領域上に形成されたソース電極と、前記第2導電型半導体領域から離して第1導電型半導体領域の表面層に形成された第1導電型ドレイン領域と、該第1導電型ドレイン領域に囲まれ、前記第1導電型半導体領域の表面層に形成された第2導電型アノード領域と、前記第1導電型ドレイン領域上と前記第2導電型アノード領域上に形成されたドレイン電極と、前記第1導電型ソース領域と前記第1導電型ドレイン領域に挟まれた前記第2導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1導電型ドレイン領域の平面形状がストライプ状をしており、前記第2導電型アノード領域が前記第1導電型ドレイン領域の長手方向に複数個形成され、前記第1導電型ソース領域と対向する側の前記第2導電型アノード領域の一部が前記ドレイン電極と接触しないことを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 27/04 ,  H01L 21/822
FI (3件)：
H01L29/78 301K ,  H01L27/04 H ,  H01L29/78 301D
Fターム (23件)：
5F038BH07 ,  5F038BH13 ,  5F038EZ06 ,  5F038EZ12 ,  5F038EZ13 ,  5F038EZ20 ,  5F140AA30 ,  5F140AA31 ,  5F140AA32 ,  5F140AA38 ,  5F140AB00 ,  5F140AC21 ,  5F140AC22 ,  5F140AC36 ,  5F140BD18 ,  5F140BH02 ,  5F140BH05 ,  5F140BH30 ,  5F140BH43 ,  5F140BH47 ,  5F140BJ23 ,  5F140BJ26 ,  5F140CB08
引用特許：
出願人引用 (2件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2001-050776   出願人：株式会社東芝
  • 半導体装置
    公報種別：公開公報   出願番号：特願2000-274434   出願人：株式会社東芝
審査官引用 (4件)
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