半導体装置

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出願人/特許権者：
代理人 (1件)：篠部正治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-183402
公開番号（公開出願番号）：特開2004-031519
出願日： 2002年06月24日
公開日（公表日）： 2004年01月29日
要約：

【課題】n型半導体層上のpウェル領域に形成された横型MOSFETにおいて、低オン抵抗(Ron・A )を実現する。【解決手段】▲1▼nオフセット領域9 -n+ ソース領域4-1 間のpウェル領域3 表面上に第1のゲート電極7-1 を、nウェル領域2 の表面露出部とn+ ソース領域4-2 間のpウェル領域3 表面上に第2のゲート電極7-2 を設け、nオフセット領域9 とnウェル領域2 の両方を電流経路とする。▲2▼nオフセット領域9 とn+ ソース領域4 との間にpウェル領域3 を分離してnウェル領域2 の表面露出部を設け、nオフセット領域9 からn+ ソース領域4 迄の表面上にゲート電極7 を設ける。この場合もnオフセット領域9 とnウェル領域2 の両方を電流経路とすることができる。【選択図】図1

請求項（抜粋）：

第1導電型半導体層上に形成された第2導電型ウェル領域と、該第2導電型ウェル領域内に形成された第1導電型ソース領域と、該第1導電型ソース領域と前記第2導電型ウェル領域に電気的に接続されたソース電極と、前記第1導電型ソース領域から離れて第2導電型ウェル領域の表面層に形成された第1導電型オフセット領域と、該第1導電型オフセット領域と前記第1導電型ソース領域とに挟まれた前記第2導電型ウェル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記第1導電型オフセット領域に接して形成された第1導電型ドレイン領域と、該第1導電型ドレイン領域に電気的に接続されたドレイン電極とを備え、該第1導電型ドレイン領域が直接または前記第1導電型オフセット領域を介して前記第1導電型半導体層に接するとともに、前記第1導電型ソース領域と前記第1導電型半導体層とに挟まれた前記第2導電型ウェル領域の表面上に第二ゲート絶縁膜を介して形成された第二ゲート電極を備えることを特徴とする半導体装置。

IPC (1件)：

H01L29/78

FI (1件)：

H01L29/78 301D

Fターム (17件)：

5F140AA25 , 5F140AA30 , 5F140AC21 , 5F140AC36 , 5F140BD19 , 5F140BF42 , 5F140BF44 , 5F140BF47 , 5F140BF51 , 5F140BH12 , 5F140BH13 , 5F140BH14 , 5F140BH30 , 5F140BH47 , 5F140BH49 , 5F140BH50 , 5F140CB08

引用特許：

審査官引用 (6件)

高耐圧半導体装置
公報種別：公開公報出願番号：特願平9-186836 出願人：株式会社東芝
半導体装置
公報種別：公開公報出願番号：特願2000-175033 出願人：富士電機株式会社
半導体装置とその製造方法
公報種別：公開公報出願番号：特願2000-112227 出願人：三洋電機株式会社

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