特許
J-GLOBAL ID：200903022442524920

不揮発性半導体記憶装置

発明者：
大内 和則

大内 和則 について

, 
田中 智晴

田中 智晴 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-061352
公開番号（公開出願番号）：特開平9-251784
出願日： 1996年03月18日
公開日（公表日）： 1997年09月22日
要約：
【要約】【課題】 カラム系回路の回路規模を小さくして、高集積化に適した不揮発性半導体記憶装置を提供すること。【解決手段】 データ入出力線と1本のビット線BLとを互いに接続するビット線制御回路を持つ。そして、ビット線制御回路は、データ入出力線から入力された、メモリセルへの書き込みデータをラッチするデータラッチ回路と、1本のビット線BLに出力された、メモリセルトランジスタからの読み出しデータをセンス・ラッチするセンスアンプ回路とを含み、かつ1本のビット線BLに出力されてくる多値のデータの数を2m (mは2以上の自然数)=n値としたときに、データラッチ回路、センスアンプ回路の数をそれぞれm個に設定する。具体的には22 =4としたとき、データラッチ回路、センスアンプ回路の数をそれぞれ2個に設定する。
請求項（抜粋）：
多値のデータを記憶するメモリセルがマトリクス状に配置されて構成されるメモリセルアレイと、前記メモリセルへデータを書き込むとき、前記メモリセルへの書き込みデータをラッチするラッチ機能、および前記メモリセルからデータを読み出すとき、前記メモリセルからの読み出しデータをセンス・ラッチするセンス・ラッチ機能を含むビット線制御回路と、前記ビット線制御回路と前記メモリセルとを互いに電気的に接続し、前記メモリセルへデータを書き込むとき、前記ラッチ機能から前記メモリセルへ前記書き込みデータを導き、前記メモリセルからデータを読み出すとき、前記メモリセルから前記センス・ラッチ機能へ前記読み出しデータを導くビット線とを具備し、前記多値のデータの数をnとしたとき、前記ラッチ機能、前記センス・ラッチ機能の数がm(mは、2<SP>(m-1) </SP><n≦2<SP>m </SP>(mは2以上の整数))個に設定されていることを特徴とする不揮発性半導体記憶装置。
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (2件)

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