特許
J-GLOBAL ID：200903022484480779
半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (4件)：
中島 淳
, 加藤 和詳
, 西元 勝一
, 福田 浩志
公報種別：公開公報
出願番号（国際出願番号）：特願2002-170952
公開番号（公開出願番号）：特開2004-022551
出願日： 2002年06月12日
公開日（公表日）： 2004年01月22日
要約：
【課題】キャパシタの絶縁膜の信頼性が高い半導体素子の製造方法を提供する。【解決手段】トランジスタを形成した後に、キャパシタの下部電極用メタル、絶縁膜および上部電極用メタルをこの順に堆積し、前記上部電極用メタルをパターニングして上部電極を形成した後に前記下部電極用メタルをパターニングし下部電極を形成して、キャパシタを形成するキャパシタ形成工程と、前記キャパシタ上に層間膜を堆積し、前記キャパシタおよび前記層間膜にコンタクトホールを形成するコンタクトホール形成工程と、を含む配線形成工程を含む半導体素子の製造方法である。【選択図】 なし
請求項（抜粋）：
トランジスタを形成した後に、前記トランジスタと電気的に連結する配線層を形成する配線層形成工程を含む半導体素子の製造方法において、
前記配線層形成工程は、
下部電極用メタル、絶縁膜および上部電極用メタルをこの順に堆積し、前記上部電極用メタルをパターニングして上部電極を形成した後に前記下部電極用メタルをパターニングし下部電極を形成して、キャパシタを形成するキャパシタ形成工程と、
前記キャパシタ上に層間膜を堆積し、前記キャパシタおよび前記層間膜にコンタクトホールを形成するコンタクトホール形成工程と、
を含むことを特徴とする半導体素子の製造方法。
IPC (2件)：
FI (1件)：
Fターム (4件)：
5F038AC05
, 5F038AC17
, 5F038EZ15
, 5F038EZ20
