ラッチ回路及びフリップフロップ回路

発明者：
出願人/特許権者：
代理人 (1件)：稲垣清
公報種別：公開公報
出願番号（国際出願番号）：特願平11-304987
公開番号（公開出願番号）：特開2001-127596
出願日： 1999年10月27日
公開日（公表日）： 2001年05月11日
要約：

【要約】【課題】ラッチ動作の遅延時間が短く回路構成が容易でCMOSプロセスに適した高速なラッチ回路を提供する。【解決手段】ラッチ回路10は、pチャネル型トランジスタ対M3及びM4から成り1bitのデータを保持し出力するデータ保持部2、nチャネル型トランジスタ対M1及びM2から成り1bitのデータを入力するデータ入力部3、及び、nチャネル型トランジスタM5から成りクロックに同期して電流を供給するクロック部4が電源ラインVCCとグランドラインGNDとの間に直列に接続されるSCFL回路である。ラッチ回路10は、クロック入力ラインCKがハイレベルの際に、データ入力部3が1bitのデータを入力するラッチ動作を行い、クロック入力ラインCKがロウレベルの際に、データ保持部2が1bitのデータを保持するホールド動作を行う。

請求項（抜粋）：

ソースが共通に接続される第1及び第2のトランジスタから成り、該第1及び第2のトランジスタのゲートに相補信号が入力される差動対と、前記第1及び第2のトランジスタのドレインと電源との間に夫々接続される第3及び第4のトランジスタから成り、該第3及び第4のトランジスタの互いのゲートがドレインにたすき掛け接続されるデータ保持対と、前記差動対及びデータ保持対と直列に接続され、ゲートにクロック信号が入力されて前記差動対及びデータ保持対を活性化するクロックトランジスタとを備えることを特徴とするラッチ回路。

Fターム (6件)：

5J034AB04 , 5J034AB05 , 5J034CB02 , 5J034DB03 , 5J034DB05 , 5J034DB08

引用特許：

審査官引用 (8件)

半導体集積回路
公報種別：公開公報出願番号：特願平4-289517 出願人：日本電気株式会社
特開平4-278711
半導体集積回路
公報種別：公開公報出願番号：特願平4-003946 出願人：日本電気株式会社

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