特許
J-GLOBAL ID：200903023126966224

半導体装置及びその製造方法

発明者：
林 哲也

林 哲也 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願2000-111976
公開番号（公開出願番号）：特開2001-298083
出願日： 2000年04月13日
公開日（公表日）： 2001年10月26日
要約：
【要約】【課題】 基板上に複数段に重なて設けるビアホールを介して、半導体回路配線が多層配線構造で設けられ、上層配線、下層配線及び拡散層とが電気的に導通され、下部ビアホールの埋込み配線プラグ形成時に生ずるボイドに係わる障害を発生させない多層配線構造を有する半導体装置及びその製造方法を提供することである。【解決手段】 ビアホールが少なくとも2段重ねで設けられている多層配線構造を有する半導体装置において、下部層間絶縁膜2中の下部ビアホール5の部位に重ねて上部層間絶縁膜10中の上部ビアホール12を形成させるに際して、下部ビアホール内に配線プラグ4中に生じたボイド6dをSOG塗布法等で埋込み、パタ-ンエッチングで上部ビアホール12を形成させる等のエッチング時、このボイド6dが浸食拡張されて、基板1等に迄、浸食させることを効果的に防止された複数段重ねのビアホールを有する半導体装置及びその製造方法である。
請求項（抜粋）：
多層配線構造を有し、基板上にビアホールを少なくとも2段に重ねて設ける半導体装置の製造方法において、下部層間絶縁膜に、下部ビアホールを開孔し、前記下部ビアホール内面を含む前記下部層間絶縁膜上の全表面にバリアメタル膜を堆積し、次いで、前記下部ビアホール内に配線プラグを埋込み、前記配線プラグ中に生じたボイド内に、所定の埋込み材を埋込み、所定のパターンでエッチングさせて前記バリアメタル膜からなる所定のパターンを形成し、次いで、上部層間絶縁膜を形成させた後、前記下部ビアホール上に重なる前記上部層間絶縁膜の部位に、エッチングによって上部ビアホールを開孔し、前記上部ビアホール内に配線プラグを埋込み、基板上に少なくとも2段にビアホールを重ねて設けることを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/312
FI (3件)：
H01L 21/312 C ,  H01L 21/90 A ,  H01L 21/90 C
Fターム (55件)：
5F033HH08 ,  5F033HH09 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH26 ,  5F033HH27 ,  5F033HH28 ,  5F033HH29 ,  5F033HH33 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ20 ,  5F033JJ26 ,  5F033JJ27 ,  5F033JJ28 ,  5F033JJ29 ,  5F033JJ33 ,  5F033KK08 ,  5F033KK09 ,  5F033KK18 ,  5F033KK19 ,  5F033KK20 ,  5F033KK26 ,  5F033KK27 ,  5F033KK28 ,  5F033KK29 ,  5F033KK33 ,  5F033MM05 ,  5F033NN07 ,  5F033PP06 ,  5F033PP07 ,  5F033PP15 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ31 ,  5F033QQ34 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR15 ,  5F033XX03 ,  5F058AA06 ,  5F058AC03 ,  5F058AF04 ,  5F058AG01 ,  5F058AH05 ,  5F058BA09 ,  5F058BC20 ,  5F058BF46 ,  5F058BH01 ,  5F058BJ05
引用特許：
出願人引用 (5件)
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審査官引用 (1件)

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