特許
J-GLOBAL ID：200903023378307932

半導体装置の製造方法および半導体装置

発明者：
大下 博史

大下 博史 について

, 
上野 修一

上野 修一 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-193603
公開番号（公開出願番号）：特開2006-019376
出願日： 2004年06月30日
公開日（公表日）： 2006年01月19日
要約：
【課題】多層配線に挟まれたある層の層間絶縁膜が厚薄各部分を有する半導体装置を容易に製造可能な半導体装置の製造方法を提供する。【解決手段】層間絶縁膜中の一方領域においてコンタクトホールを比較的密に形成し、他方領域においてはコンタクトホールを比較的疎に形成して、層間絶縁膜の表面にCMPを施すことにより、比較的密なコンタクトホールの形成部分にエロージョンを発生させる。【選択図】図47
請求項（抜粋）：
(a)半導体基板を含む下部構造上に層間絶縁膜を形成する工程と、 (b-1)前記層間絶縁膜の第1領域において第1コンタクトホールを比較的密に形成する工程と、 (b-2)前記第1領域と異なる前記層間絶縁膜の第2領域において第2コンタクトホールを比較的疎に形成する工程と、 (c)前記第1および第2領域において前記層間絶縁膜の表面にCMP(Chemical Mechanical Polishing)を施すことにより、前記第1コンタクトホールの形成部分にエロージョンを発生させる工程と、 (d)前記第1および第2領域においてそれぞれ、前記層間絶縁膜の表面に第1および第2配線を形成する工程と を備える半導体装置の製造方法。
IPC (3件)：
H01L 21/768 ,  H01L 27/105 ,  H01L 21/824
FI (2件)：
H01L21/90 P ,  H01L27/10 447
Fターム (25件)：
5F033HH11 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM01 ,  5F033PP15 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT02 ,  5F033VV01 ,  5F033VV16 ,  5F033XX33 ,  5F083FZ10 ,  5F083JA19 ,  5F083JA36 ,  5F083JA39 ,  5F083JA60 ,  5F083KA05 ,  5F083MA06 ,  5F083MA16 ,  5F083PR41
引用特許：
出願人引用 (4件)
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審査官引用 (2件)

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