特許
J-GLOBAL ID：200903024838450450

半導体集積回路のテストパターン生成方法及びその検査方法

発明者：
竹岡 貞巳

竹岡 貞巳 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-337071
公開番号（公開出願番号）：特開2001-153932
出願日： 1999年11月29日
公開日（公表日）： 2001年06月08日
要約：
【要約】【課題】 スキャン設計された半導体集積回路に対して、過小遅延の検査に必要なテストパターンを生成できるようにすると共に、過小遅延に対する検査を行なえるようにする。【解決手段】 ステップST01において、半導体集積回路に含まれる複数のパスのうち検査対象とするパスが存在するか否かを判定する。次に、ステップST02において、検査対象パスが存在すればそれを選択し、次のステップST03において、検査対象パスの検査に必要な少なくとも1対からなる初期化パターン及び遷移パターンの生成を試みる。続いて、ステップST04において、初期化パターン及び遷移パターンの生成が成功したか否かを判定し、成功であれば、次のステップST05に進む。これにより、同期用クロック信号の一パルスが入力される前後において検査対象のパスが活性化されるようになる。
請求項（抜粋）：
組合せ論理素子を含む論理回路と、出力側が前記論理回路の入力側と接続された第1の順序回路と、入力側が前記論理回路の出力側と接続された第2の順序回路とを備え、前記第1の順序回路と前記第2の順序回路との間の信号経路に対して、前記第2の順序回路が保持するデータのデータ保持エラーを前記第2の順序回路の出力データに基づいて検査するためのテストパターンを生成する半導体集積回路のテストパターン生成方法であって、同期用クロック信号の一のパルスが入力される直前及び直後において前記信号経路が活性化されるように、前記第1の順序回路に対して、前記信号経路の第1の設定値を設定することにより第1のテストパターンを生成すると共に、前記第1の順序回路に対して前記第1の設定値を反転してなる第2の設定値を設定することにより第2のテストパターンを生成することを特徴とする半導体集積回路のテストパターン生成方法。
IPC (2件)：
G01R 31/3183 ,  G01R 31/28
FI (2件)：
G01R 31/28 Q ,  G01R 31/28 G
Fターム (5件)：
2G032AC10 ,  2G032AD06 ,  2G032AE12 ,  2G032AG07 ,  2G032AK16
引用特許：
出願人引用 (6件)
全件表示
審査官引用 (8件)
全件表示
引用文献：
出願人引用 (1件) 審査官引用 (1件)

前のページに戻る

TOP

BOTTOM