特許

J-GLOBAL ID：200903025143811431

半導体装置およびその作製方法

発明者： 須沢 英臣 ,  小野 幸治 ,  高山 徹
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願2001-141133
公開番号（公開出願番号）：特開2002-083805
出願日： 2001年05月11日
公開日（公表日）： 2002年03月22日
要約：

【要約】【課題】 アクティブマトリクス型の表示装置に代表される半導体装置を作成する上で、フォトリソグラフィーを伴うレジストマスクのパターニングはその工程数の増加、工程時間の延長などを引き起こし、コスト増加の要因の一つとなっていた。【解決手段】半導体層303に不純物領域を形成する方法として、2層に形成されたゲート電極のうち第2の導電膜306をマスクとして自己整合的に半導体層303に不純物元素をドーピングする。このとき、第1の導電膜305及び絶縁膜304を通り抜けて半導体層に不純物元素のドーピングを行うことで半導体層313にはGOLD構造のLDD領域が形成される。

請求項（抜粋）：

半導体層を形成する第1の工程と、前記半導体層上にゲート絶縁膜を形成する第2の工程と、前記ゲート絶縁膜上に第1の導電膜を形成する第3の工程と、前記第1の導電膜上に第2の導電膜を形成する第4の工程と、前記第2の導電膜及び前記第1の導電膜に対してドライエッチングを1回または複数回行い第1の形状のゲート電極を形成する第5の工程と、前記半導体層に第1の不純物領域を形成する第6の工程と、前記第1の形状のゲート電極に対してドライエッチングを行い第2の形状のゲート電極を形成する第7の工程と、前記第2の形状のゲート電極を構成する第2の導電膜に対して選択的にドライエッチングを行い第3の形状のゲート電極を形成する第8の工程と、前記半導体層に第2の不純物領域を形成する第9の工程と、を含むことを特徴とする半導体装置の作製方法。

IPC (4件)：

H01L 21/3065 ,  H01L 21/28 ,  H01L 21/336 ,  H01L 29/786

FI (5件)：

H01L 21/28 F ,  H01L 21/302 J ,  H01L 29/78 617 K ,  H01L 29/78 617 L ,  H01L 29/78 616 A

Fターム (96件)：

4M104AA09 ,  4M104BB04 ,  4M104BB08 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB30 ,  4M104BB31 ,  4M104BB32 ,  4M104BB33 ,  4M104CC05 ,  4M104DD65 ,  4M104DD67 ,  4M104FF06 ,  4M104FF13 ,  4M104GG09 ,  5F004AA03 ,  5F004BA20 ,  5F004CA02 ,  5F004CA03 ,  5F004DA01 ,  5F004DA04 ,  5F004DA11 ,  5F004DA17 ,  5F004DA18 ,  5F004DA26 ,  5F004DB10 ,  5F004DB12 ,  5F004EB02 ,  5F110AA16 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE02 ,  5F110EE04 ,  5F110EE06 ,  5F110EE23 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF12 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG13 ,  5F110GG22 ,  5F110GG25 ,  5F110GG32 ,  5F110GG34 ,  5F110GG43 ,  5F110GG45 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL04 ,  5F110HL06 ,  5F110HL11 ,  5F110HL14 ,  5F110HL23 ,  5F110HM15 ,  5F110NN03 ,  5F110NN04 ,  5F110NN22 ,  5F110NN27 ,  5F110NN34 ,  5F110NN35 ,  5F110NN36 ,  5F110NN73 ,  5F110PP01 ,  5F110PP03 ,  5F110PP10 ,  5F110PP29 ,  5F110PP34 ,  5F110PP35 ,  5F110QQ04 ,  5F110QQ09 ,  5F110QQ11 ,  5F110QQ19 ,  5F110QQ24 ,  5F110QQ25

引用特許：

出願人引用 (4件)

• 薄膜半導体装置
  公報種別：公開公報   出願番号：特願平6-274600   出願人：ソニー株式会社
• 薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平6-025800   出願人：株式会社東芝
• 薄膜トランジスタおよびその製法
  公報種別：公開公報   出願番号：特願平5-122680   出願人：三菱電機株式会社
• エッチング方法
  公報種別：公開公報   出願番号：特願平5-000721   出願人：株式会社東芝

審査官引用 (4件)

• 薄膜半導体装置
  公報種別：公開公報   出願番号：特願平6-274600   出願人：ソニー株式会社
• 薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平6-025800   出願人：株式会社東芝
• 薄膜トランジスタおよびその製法
  公報種別：公開公報   出願番号：特願平5-122680   出願人：三菱電機株式会社
• エッチング方法
  公報種別：公開公報   出願番号：特願平5-000721   出願人：株式会社東芝