特許
J-GLOBAL ID：200903025530380848
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-215025
公開番号（公開出願番号）：特開平11-068093
出願日： 1997年08月08日
公開日（公表日）： 1999年03月09日
要約：
【要約】【課題】 パワーMOSFETの製造工程におけるマスク工程の削減に関する。【解決手段】 一導電型の半導体基板21と、その表層に形成された一導電型のドレイン層22と、ドレイン層22上の一部領域に形成されたゲート絶縁膜25と、ゲート絶縁膜25の上に形成されたゲート電極26と、その上に形成された絶縁膜27と、ゲート絶縁膜25,ゲート電極26及び絶縁膜27の側壁に形成されたサイドウオール28と、ゲート電極25及びサイドウオール28の形成領域以外の領域のドレイン層22上に形成された凹部と、その形成領域からゲート電極26の形成領域の周辺にわたって形成された逆導電型のチャネル層23と、凹部の外側の領域のチャネル層23上に形成された、一導電型のソース領域層24と、凹部より露出するチャネル層23,サイドウオール28及び絶縁膜を被覆するように形成された配線層29とを有すること。
請求項（抜粋）：
一導電型の半導体基板と、前記半導体基板の表層に形成された一導電型のドレイン層と、前記ドレイン層上の一部領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記ゲート電極上に形成された絶縁膜と、前記ゲート絶縁膜,前記ゲート電極及び前記絶縁膜の側壁に形成されたサイドウオールと、前記ゲート電極及び前記サイドウオールの形成領域以外の領域の前記ドレイン層上に形成された凹部と、前記凹部の形成領域から前記ゲート電極の形成領域の周辺にわたって形成された逆導電型のチャネル層と、前記凹部の外側の領域の前記チャネル層上に形成された、一導電型のソース領域層と、前記凹部より露出する前記チャネル層,前記サイドウオール及び前記絶縁膜を被覆するように形成された配線層とを有することを特徴とする半導体装置。
FI (3件)：
H01L 29/78 652 M
, H01L 29/78 652 C
, H01L 29/78 653 A
出願人引用 (5件)
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審査官引用 (6件)
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