特許
J-GLOBAL ID：200903026126611182
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-267951
公開番号（公開出願番号）：特開2001-092686
出願日： 1999年09月22日
公開日（公表日）： 2001年04月06日
要約：
【要約】【課題】 オンチップエミュレータ機能を、物理的規模の増大並びにコスト上昇を極力抑えて実現する。【解決手段】 半導体装置(1)は、メモリ(3)の第1領域から命令を読み込んで実行可能な第1状態と前記メモリの第2領域から命令を読み込んで実行可能な第2状態とを選択的に採り得るCPU(2)を有する。オンチップエミュレータ機能実現のために、第1状態のCPUによる命令実行状態の評価を支援するデバッグ支援回路(7,9)を設け、その制御状態が不所望に変化したり、蓄積情報が破壊されないように、CPUによるデバッグ支援回路の機能設定を第2状態に応答して許可するフラグ(BRKM)を採用する。ホスト装置とのインタフェースには、デバッグ専用回路を採用せず、第1状態においても外部とインタフェース可能なシリアルインタフェース回路(8)を第2状態で流用する。
請求項（抜粋）：
書き換え可能なメモリと、前記メモリの第1領域から命令を読み込んで実行可能な第1状態と前記メモリの第2領域から命令を読み込んで実行可能な第2状態とを選択的に採り得る中央処理装置と、前記第1状態の中央処理装置による命令実行状態の評価を支援する為のデバッグ支援回路と、前記中央処理装置の第2状態に応答して前記中央処理装置による前記デバッグ支援回路の機能設定を許可するブレークモードフラグと、前記第1状態及び第2状態の何れにおいても外部とクロック同期でインタフェース可能なシリアルインタフェース回路と、を含んで成るものであることを特徴とする半導体装置。
Fターム (6件)：
5B042HH01
, 5B042HH30
, 5B042LA01
, 5B042LA08
, 5B042LA09
, 5B042NN51
