特許
J-GLOBAL ID：200903026785685215

強誘電体を用いた半導体記憶素子の構造

発明者：
谷 幸一

谷 幸一 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平10-296770
公開番号（公開出願番号）：特開2000-124409
出願日： 1998年10月19日
公開日（公表日）： 2000年04月28日
要約：
【要約】【目的】 強誘電体を用いた半導体記憶素子において、セル面積を縮小し、より微細なセル構造を実現することで、素子の集積度を向上させることを目的とする。【構成】 本願発明は、強誘電体膜を用いた半導体記憶素子であって、強誘電体膜を相対向する2つの電極で挟んで形成され、かつ強誘電体膜の分極方向により2値の情報を保存可能な容量素子が、コントロールトランジスタのソース若しくはドレインに接続されている構造を有した不揮発性の半導体記憶素子の構造において、ビットラインを隣り合うコントロールトランジスタどうしで共有し、また隣り合う容量素子どうしが各々のプレート線を共有し、かつコントロールトランジスタ上に前記容量素子を配置した。
請求項（抜粋）：
強誘電体膜を用いた半導体記憶素子であって、前記強誘電体膜を相対向する2つの電極で挟んで形成され、かつ前記強誘電体膜の分極方向により2値の情報を保存可能な容量素子がコントロールトランジスタのソース若しくはドレインに接続されている構造を有した半導体記憶素子の構造において、隣り合う前記コントロールトランジスタどうしがビットラインを共有し、また隣り合う前記容量素子どうしが各々のプレート線を共有し、かつ前記コントロールトランジスタ上に前記容量素子を配置したこと、を特徴とする半導体記憶素子の構造。
IPC (4件)：
H01L 27/10 451 ,  G11C 11/22 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 451 ,  G11C 11/22 ,  H01L 27/10 651
Fターム (20件)：
5F083AD48 ,  5F083AD49 ,  5F083AD53 ,  5F083AD54 ,  5F083FR02 ,  5F083JA14 ,  5F083JA17 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA05 ,  5F083KA19 ,  5F083LA12 ,  5F083LA16 ,  5F083LA19 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA20 ,  5F083PR40
引用特許：
審査官引用 (5件)
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