特許
J-GLOBAL ID：200903043038832766
半導体装置の製造方法および半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-182481
公開番号（公開出願番号）：特開平10-275897
出願日： 1997年07月08日
公開日（公表日）： 1998年10月13日
要約：
【要約】【課題】強誘電体キャパシタの上部電極をパストランジスタに接続する構造を有する強誘電体メモリセルを製造する際に、強誘電体キャパシタの特性劣化を防止し、かつ、プロセスインテグレーションを可能とする。【解決手段】1個のパストランジスタQと1個の強誘電体キャパシタCとが直列に接続された強誘電体メモリセルMCを製造する際、パストランジスタのソース領域S上の絶縁膜13にコンタクトプラグ15を埋め込み、コンタクトプラグ15の上端面とキャパシタ上部電極19とを電極配線22により接続する。
請求項（抜粋）：
半導体基板の表層部に不純物拡散領域からなるドレイン領域・ソース領域を有するMISトランジスタを形成する工程と、この後、前記半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜に選択的にコンタクトホールを開口し、前記MISトランジスタの一端側領域に下端部がコンタクトするキャパシタコンタクトプラグを埋め込み形成する工程と、この後、前記半導体基板上に下部電極、強誘電体物質を用いた電極間絶縁膜および上部電極を有する強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの上部電極とキャパシタコンタクトプラグの上端面との間を接続する電極配線を形成する工程とを具備することを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 27/10 451
, H01L 27/108
, H01L 21/8242
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, H01L 27/10 651
, H01L 29/78 371
