半導体記憶装置

発明者：
出願人/特許権者：
代理人 (6件)：吉武賢次 , 橘谷英俊 , 佐藤泰和 , 吉元弘 , 川崎康 , 関根毅
公報種別：公開公報
出願番号（国際出願番号）：特願2002-265623
公開番号（公開出願番号）：特開2004-103159
出願日： 2002年09月11日
公開日（公表日）： 2004年04月02日
要約：

【課題】半導体記憶装置全体におけるセンスアンプSAの数を削減し、チップ面積の縮小を図る。【解決手段】各セルアレイブロックB0〜B7内に形成されたワード線WLと第1ビット線1BLとの交点位置に、メモリセルMCを配置する。複数の第1ビット線1BLをビット線セレクタ200を介して、第2ビット線2BL1、2BL2に選択的に接続する。この第2ビット線2BL1、2BL2は複数のセルアレイブロックにまたがって形成されており、それぞれ、1つのセンスアンプSAに接続されている。これにより、1つのセンスアンプSAで複数のセルアレイブロック内にあるメモリセルMCのアクセスが可能となる。【選択図】図13

請求項（抜粋）：

半導体基板上にマトリックス状に配置された複数のメモリセルであって、ドレインとソースと、前記ドレインと前記ソースとの間に位置する電気的にフローティング状態であるチャネルボディと、前記チャネルボディ上に形成されたゲート電極と、を有するMISFETにより構成されており、前記チャネルボディに多数キャリアを蓄積した第1状態と前記チャネルボディから多数キャリアを放出した第2状態とを有する、メモリセルと、第1方向に沿って配置された前記メモリセルの前記ゲート電極に接続する、複数のワード線と、前記第1方向と交差する方向である第2方向に沿って配置された前記メモリセルの前記ソースと前記ドレインのうちの一方に接続され、前記半導体基板の上方にある第1配線層に形成された、第1ビット線と、前記第1配線層の上方にある第2配線層に形成され、ビット線スイッチを介して、複数の前記第1ビット線に接続された、第2ビット線と、を備えることを特徴とする半導体記憶装置。

IPC (6件)：

G11C16/04 , G11C11/402 , H01L21/8242 , H01L27/10 , H01L27/108 , H01L29/786

FI (5件)：

G11C17/00 621Z , H01L27/10 471 , G11C11/34 352F , H01L27/10 321 , H01L29/78 613B

Fターム (45件)：

5B025AA07 , 5B025AB03 , 5B025AC01 , 5B025AD06 , 5B025AD09 , 5B025AE00 , 5F083AD69 , 5F083AD70 , 5F083GA09 , 5F083HA02 , 5F083KA06 , 5F083LA03 , 5F083LA08 , 5F083LA12 , 5F083LA16 , 5F083LA25 , 5F110AA04 , 5F110BB04 , 5F110BB06 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110GG02 , 5F110GG12 , 5F110NN72 , 5M024AA02 , 5M024AA53 , 5M024BB02 , 5M024BB10 , 5M024BB13 , 5M024CC18 , 5M024CC20 , 5M024CC53 , 5M024CC57 , 5M024CC96 , 5M024FF07 , 5M024LL01 , 5M024LL05 , 5M024LL07 , 5M024LL11 , 5M024PP01 , 5M024PP02 , 5M024PP03 , 5M024PP05 , 5M024PP09

引用特許：

審査官引用 (6件)

アドレスアクセスパスのコントロール回路
公報種別：公開公報出願番号：特願平7-225345 出願人：日本テキサス・インスツルメンツ株式会社, 株式会社日立製作所
特開平3-012897
半導体記憶装置
公報種別：公開公報出願番号：特願平11-164183 出願人：株式会社東芝

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