基板上に歪層を製造する方法と層構造

発明者：
出願人/特許権者：
代理人 (4件)：江崎光史 , 三原恒男 , 奥村義道 , 鍛冶澤實
公報種別：公表公報
出願番号（国際出願番号）：特願2006-504293
公開番号（公開出願番号）：特表2006-524426
出願日： 2004年04月08日
公開日（公表日）： 2006年10月26日
要約：

【課題】ウエーハ接着及び/又はウエーハ研磨なしに基板上に高い品質の歪層を製造する簡単な方法を提供すること。【解決手段】この発明は、歪をもたせる層に隣接した層に欠陥領域を形成する工程と、歪をもたせる層に少なくとも隣接した層を緩和させる工程とにより、基板上に歪層を製造する方法に関する。その歪層は別のエピタキシャル層に配置されることができる。そのように形成された層構造は種々の構成要素に好ましく適している。

請求項（抜粋）：

基板(1,2)上に歪層(9)を製造する方法において、歪を持たせる層(3)に隣接した層(2,4,5,11)内に欠陥領域(7)を形成させる工程と、歪を持たせる層(3)に隣接した少なくとも一つの層(4,11)を緩和させる工程とから成ることを特徴とする方法。

IPC (5件)：

H01L 21/20 , H01L 21/265 , H01L 21/336 , H01L 29/786 , H01L 27/12

FI (6件)：

H01L21/20 , H01L21/265 Q , H01L21/265 602A , H01L29/78 618Z , H01L27/12 Z , H01L27/12 L

Fターム (50件)：

5F110AA16 , 5F110BB04 , 5F110CC02 , 5F110DD01 , 5F110DD03 , 5F110DD05 , 5F110DD13 , 5F110EE09 , 5F110EE31 , 5F110GG02 , 5F110GG06 , 5F110GG12 , 5F110GG25 , 5F110GG42 , 5F110HK05 , 5F110HK08 , 5F110HK09 , 5F110HK21 , 5F110HM02 , 5F152LL02 , 5F152LL09 , 5F152LL14 , 5F152LM09 , 5F152LN01 , 5F152LN02 , 5F152LN07 , 5F152LN14 , 5F152LN15 , 5F152LN21 , 5F152MM02 , 5F152MM04 , 5F152MM09 , 5F152MM11 , 5F152MM18 , 5F152MM19 , 5F152NN02 , 5F152NN03 , 5F152NN04 , 5F152NN05 , 5F152NN06 , 5F152NN09 , 5F152NN12 , 5F152NN14 , 5F152NN15 , 5F152NN16 , 5F152NN19 , 5F152NN29 , 5F152NP02 , 5F152NP04 , 5F152NQ03

引用特許：

出願人引用 (1件)

国際特許出願公開第02/29402号明細書

審査官引用 (5件)

半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平9-006477 出願人：株式会社東芝
半導体装置及び半導体装置の製造方法
公報種別：公開公報出願番号：特願平11-346561 出願人：株式会社東芝
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願2000-270251 出願人：株式会社東芝

全件表示

前のページに戻る