特許
J-GLOBAL ID：200903029537683868
半導体記憶装置及び半導体記憶装置の製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-178465
公開番号（公開出願番号）：特開平10-012752
出願日： 1996年06月19日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】本発明はセレクトゲートのゲートバラツキが小さくセルサイズの小さな高速動作可能な半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、スタックゲート12の両側壁にサイドウォール13を形成し、また、ソース14側のサイドウォール13をセレクトゲート7とする。セレクトゲート7ごしにソース14の不純物注入を行い、セレクトゲート7のバラツキを小さくする。サイドウォール形成工程においてセレクトゲート7の酸化によりドレイン9上を増速酸化させて、セレクトゲート7の酸化膜厚よりもその膜厚を厚く形成し、浮遊ゲート形成工程において素子分離をボロン注入により行う。ソース形成工程における不純物注入をドレインライン形成工程と別々に行って、ドレイン9の不純物濃度とソース14の不純物濃度を異ならせる。
請求項（抜粋）：
半導体基板上にトンネル酸化膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートと、前記制御ゲート上に絶縁膜を介して形成されたワードラインと、前記浮遊ゲート及び制御ゲートを挟んで形成されたソース及びドレインと、を備えた半導体記憶装置であって、前記浮遊ゲート及び制御ゲートの前記ソース側及びドレイン側の両側壁部にポリシリコンによりサイドウォールを形成し、ソース側の前記サイドウォールをセレクトゲートとしたことを特徴とする半導体記憶装置。
IPC (7件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
, H01L 27/108
, H01L 21/8242
, H01L 29/78
H01L 29/78 371
, H01L 27/10 434
, H01L 27/10 681 D
, H01L 29/78 301 G
