メモリ制御装置

発明者： ,
出願人/特許権者：
代理人 (1件)：森本義弘
公報種別：公開公報
出願番号（国際出願番号）：特願平11-123294
公開番号（公開出願番号）：特開2000-315173
出願日： 1999年04月30日
公開日（公表日）： 2000年11月14日
要約：

【要約】【課題】 SDRAMの同一のバンクに連続してアクセスすることを防止し処理時間を向上させたメモリ制御装置を提供することを目的とする。【解決手段】本発明のメモリ制御装置3は、2個のバンク0,1を有しそれぞれ個別にプリチャージを実行することで各バンク0,1のアドレス入力を交互に隙間なく連続させるバンク分割モードによる連続アクセスが可能なSDRAM2を制御するメモリ制御装置であって、メモリ制御装置3を介してSDRAM2にアクセスするブロック4,5からのメモリアドレスを、SDRAM2の各バンクに交互にアドレスが入力されるようにアドレス変換するよう構成したものである。

請求項（抜粋）：

複数のバンクを有しそれぞれ個別にプリチャージを実行することで各バンクのアドレス入力を交互に隙間なく連続させるバンク分割モードによる連続アクセスが可能なシンクロナスダイナミックランダムアクセスメモリ(以下、SDRAMと略す。)を制御するメモリ制御装置において、前記メモリ制御装置を介して前記SDRAMにアクセスするブロックからのメモリアドレスを、前記SDRAMの各バンクに交互にアドレスが入力されるようにアドレス変換するよう構成したメモリ制御装置。

IPC (4件)：

G06F 12/06 523 , G06F 12/02 590 , G11C 11/407 , G11C 11/401

FI (4件)：

G06F 12/06 523 C , G06F 12/02 590 B , G11C 11/34 362 S , G11C 11/34 362 H

Fターム (7件)：

5B024AA15 , 5B024BA29 , 5B024CA16 , 5B060AB19 , 5B060AB25 , 5B060CA03 , 5B060CA11

引用特許：

審査官引用 (7件)

特開平3-248243
画像データ記憶装置
公報種別：公開公報出願番号：特願平9-146391 出願人：株式会社日立製作所
メモリ制御装置及び情報処理システム
公報種別：公開公報出願番号：特願平7-124697 出願人：株式会社日立製作所

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