特許
J-GLOBAL ID：200903030144866551

半導体装置

発明者：
松永 範昭

松永 範昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-157195
公開番号（公開出願番号）：特開2002-353307
出願日： 2001年05月25日
公開日（公表日）： 2002年12月06日
要約：
【要約】【課題】 チップへの水分の侵入を抑制することが可能な半導体装置を提供する。【解決手段】 本発明の半導体装置は、第1の絶縁膜16と、前記第1の絶縁膜16内に形成された第1の配線17と、前記第1の配線17及び前記第1の絶縁膜16上に形成された層間絶縁膜19、23、27と、前記層間絶縁膜19、23、27内に形成され、第1の接続部21、25、29を介して前記第1の配線17と導通する第2の配線20、24、28と、前記第2の配線20、24、28及び前記層間絶縁膜19、23、27上に形成されたパッシベーション膜34とを具備する。そして、前記第1の絶縁膜16、パッシベーション膜34の少なくとも一方はSiONを主とする膜、若しくはSiNを主とする膜、又はこれらの積層膜であり、前記層間絶縁膜19、23、27は低誘電率膜である。
請求項（抜粋）：
第1の絶縁膜と、前記第1の絶縁膜内に形成された第1の配線と、前記第1の配線及び前記第1の絶縁膜上に形成された第2の絶縁膜と、前記第2の絶縁膜内に形成され、第1の接続部を介して前記第1の配線と導通する第2の配線と、前記第2の配線及び前記第2の絶縁膜上に層間絶縁膜又はパッシベーション膜として形成された第3の絶縁膜とを具備し、前記第1、第3の絶縁膜の少なくとも一方はSiONを主とする膜、若しくはSiNを主とする膜、又はこれらの積層膜であり、前記第2の絶縁膜は低誘電率膜であることを特徴とする半導体装置。
IPC (2件)：
H01L 21/768 ,  H01L 21/318
FI (3件)：
H01L 21/318 C ,  H01L 21/90 M ,  H01L 21/90 B
Fターム (37件)：
5F033HH08 ,  5F033HH11 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK08 ,  5F033KK11 ,  5F033MM02 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR09 ,  5F033RR15 ,  5F033RR21 ,  5F033SS04 ,  5F033SS15 ,  5F033TT04 ,  5F033VV07 ,  5F033WW02 ,  5F033XX00 ,  5F033XX18 ,  5F058BA07 ,  5F058BD02 ,  5F058BD04 ,  5F058BD07 ,  5F058BD10 ,  5F058BD15 ,  5F058BD18 ,  5F058BF07 ,  5F058BF23 ,  5F058BF25 ,  5F058BF30 ,  5F058BJ02 ,  5F058BJ03
引用特許：
審査官引用 (6件)
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