半導体メモリ装置

発明者： , ,
出願人/特許権者：
代理人 (6件)：八田幹雄 , 野上敦 , 奈良泰男 , 齋藤悦子 , 宇谷勝幸 , 藤井敏史
公報種別：公開公報
出願番号（国際出願番号）：特願2003-420749
公開番号（公開出願番号）：特開2004-200702
出願日： 2003年12月18日
公開日（公表日）： 2004年07月15日
要約：

【課題】2つのポートを有する半導体メモリ装置のセルレイアウトを提供する。【解決手段】1つのメモリセルに2つのNMOSスキャントランジスタN5,N6を含んで総計8つのトランジスタN1〜N6、P1〜P2が含まれる半導体メモリ装置である。このうち、2つのPMOSトランジスタP1,P2、及び6つのNMOSトランジスタN1〜N6は、それぞれ半導体基板に形成された1つのNウェル及び1つのPウェルに配列される。ここでNウェルはメモリセルの一隅に配列される。【選択図】図4

請求項（抜粋）：

2つのポートを有する半導体メモリ装置において、 P+活性領域が形成された1つのNウェルと、N+活性領域が形成されており前記Nウェルに隣接した1つのPウェルとに分けられたメモリセルを含む半導体基板と、第1ワードラインと、第2ワードラインと、第1ビットラインと、第1相補ビットラインと、第2ビットラインと、第1NMOSトランジスタ、第1PMOSトランジスタ、入力端子、及び出力端子を含む第1CMOSインバータと、第2NMOSトランジスタ、第2PMOSトランジスタ、入力端子、及び出力端子を含む第2CMOSインバータであって、前記第2CMOSインバータの入力端子が前記第1CMOSインバータの出力端子に連結されて第1メモリノードを構成し、前記第2CMOSインバータの出力端子が前記第1CMOSインバータの入力端子に連結されて第2メモリノードを構成する、第2CMOSインバータと、ゲートが前記第1ワードラインに連結され、ドレインが前記第1ビットラインに連結され、ソースが前記第1メモリノードに連結されている第3NMOSトランジスタと、ゲートが前記第1ワードラインに連結され、ドレインが前記第1相補ビットラインに連結され、ソースが前記第2メモリノードに連結されている第4NMOSトランジスタと、ゲートが前記第1メモリノードに連結され、ソースがグラウンドラインに連結されている第5NMOSトランジスタと、ゲートが前記第2ワードラインに連結され、ソースが前記第5NMOSトランジスタのドレインに連結されており、ドレインが前記第2ビットラインに連結されている第6NMOSトランジスタと、を含んでおり前記第1PMOSトランジスタ及び第2PMOSトランジスタは前記半導体基板に形成された前記NウェルのP+活性領域に位置し、前記第1NMOSトランジスタ、第2NMOSトランジスタ、第3NMOSトランジスタ、第4NMOSトランジスタ、第5NMOSトランジスタ及び第6NMOSトランジスタは前記半導体基板に形成された前記PウェルのN+活性領域に位置することを特徴とする半導体メモリ装置。

IPC (4件)：

H01L21/8244 , G11C11/41 , G11C11/412 , H01L27/11

FI (3件)：

H01L27/10 381 , G11C11/34 K , G11C11/40 301

Fターム (14件)：

5B015JJ32 , 5B015JJ36 , 5B015KA07 , 5B015KA09 , 5B015NN01 , 5F083BS27 , 5F083BS50 , 5F083GA05 , 5F083GA09 , 5F083JA35 , 5F083LA11 , 5F083LA12 , 5F083LA16 , 5F083LA21

引用特許：

出願人引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-339345 出願人：株式会社東芝
米国特許第6,347,062号公報

審査官引用 (5件)

半導体記憶装置
公報種別：公開公報出願番号：特願平10-305888 出願人：富士通株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願2001-003500 出願人：三菱電機株式会社
半導体メモリ
公報種別：公開公報出願番号：特願2000-267085 出願人：川崎マイクロエレクトロニクス株式会社

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