特許
J-GLOBAL ID：200903030950635853

半導体装置の製造方法

発明者：
齊野 敢太

齊野 敢太 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願2006-169765
公開番号（公開出願番号）：特開2008-004593
出願日： 2006年06月20日
公開日（公表日）： 2008年01月10日
要約：
【課題】シリコン電極層から半導体基板内への不純物の拡散を抑制しつつ、トレンチの底部付近におけるシリコン電極層の不純物濃度の低下を抑制可能な溝型MOSFETを有する半導体装置の製造方法を提供する。【解決手段】メモリアレイ領域10A内のシリコン基板11上にトレンチ14を形成する工程と、トレンチ14を含むシリコン基板11の表面に、N型の不純物ドープシリコンから成る下層膜16a、及び、ノンドープシリコンから成る上層膜16bを順次に堆積して、シリコン電極層16を形成する工程と、シリコン基板11上のメモリアレイ領域10A及びNMOSFET領域10B内のシリコン電極層16にN型の不純物を注入する工程と、シリコン基板11上のPMOSFET領域10C内のシリコン電極層16にP型の不純物を注入する工程と、N型及びP型の不純物注入工程に後続してシリコン電極層16を熱処理する工程とを有する。【選択図】図1
請求項（抜粋）：
半導体基板上に第1導電型の不純物ドープシリコン層及びノンドープシリコン層を順次に堆積して、シリコン積層を形成する工程と、 前記半導体基板上の第1領域内のシリコン積層に第1導電型の不純物を注入する工程と、 前記半導体基板上の第2領域内のシリコン積層に第2導電型の不純物を注入する工程と、 前記第1導電型及び第2導電型の不純物注入工程に後続して前記シリコン積層を熱処理し、前記第1領域内のシリコン積層を第1導電型のシリコン層に、前記第2領域内のシリコン積層を第2導電型シリコン層に形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (8件)：
H01L 21/823 ,  H01L 27/088 ,  H01L 21/824 ,  H01L 27/108 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 27/092
FI (6件)：
H01L27/08 102C ,  H01L27/10 681F ,  H01L27/10 671B ,  H01L21/28 301A ,  H01L29/58 G ,  H01L27/08 321D
Fターム (41件)：
4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD43 ,  4M104DD55 ,  4M104DD63 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104GG16 ,  5F048AA07 ,  5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BA19 ,  5F048BB01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB09 ,  5F048BB13 ,  5F048BB20 ,  5F048BC18 ,  5F048BD01 ,  5F048BF04 ,  5F048BF05 ,  5F048BF06 ,  5F048DA25 ,  5F083AD04 ,  5F083JA39 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR36 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA05
引用特許：
審査官引用 (6件)
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