特許
J-GLOBAL ID：200903031163535260

半導体集積回路装置の製造方法

発明者：
倉冨 文司

倉冨 文司 について

, 
清水 福美

清水 福美 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について

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株式会社ルネサス東日本セミコンダクタ

株式会社ルネサス東日本セミコンダクタ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2006-247500
公開番号（公開出願番号）：特開2007-036273
出願日： 2006年09月13日
公開日（公表日）： 2007年02月08日
要約：
【課題】製品の歩留りの向上を図る。【解決手段】半導体集積回路装置の製造において、複数のエアーベント7cを有するとともに、先端に溝1aが形成された可動ピン1が各エアーベント7cに突出するように設けられた成形金型6を用い、金型クランプ時に可動ピン1の先端を多数個取り基板40に押し当ててクランプすることにより、多数個取り基板40の厚さのばらつきに係わらずそれぞれのエアーベント7cの深さを一定にして可動ピン1の先端の溝1aを介してキャビティ内のエアーを逃がしながら樹脂充填を行うことができるため、キャビティ内の樹脂の未充填やレジン漏れの発生あるいはウエルド不良などを防ぐことができ、製品の歩留りを向上させることができる。【選択図】図1
請求項（抜粋）：
以下の工程を含む半導体集積回路装置の製造方法: (a)チップ搭載部をそれぞれに有した複数の装置形成領域がマトリクス配置で形成された多層配線基板を準備する工程; (b)前記多層配線基板のチップ搭載部に半導体チップを搭載する工程; (c)樹脂成形用の成形金型の金型面に前記半導体チップが搭載された多層配線基板を配置した後、前記多層配線基板の複数の装置形成領域を前記成形金型の1つのキャビティで一括して覆って前記成形金型を閉じる工程; (d)前記成形金型の前記キャビティに通じるエアーベントの深さを一定にして前記キャビティ内に封止用樹脂を充填する工程; (e)前記(d)工程の後、前記多層配線基板を前記装置形成領域ごとに個片化する工程。
IPC (3件)：
H01L 21/56 ,  B29C 45/14 ,  B29C 45/34
FI (3件)：
H01L21/56 T ,  B29C45/14 ,  B29C45/34
Fターム (34件)：
4F202AD18 ,  4F202AD20 ,  4F202AG03 ,  4F202AH36 ,  4F202AH37 ,  4F202AR12 ,  4F202CA11 ,  4F202CA12 ,  4F202CB01 ,  4F202CB12 ,  4F202CB17 ,  4F202CK89 ,  4F202CP04 ,  4F202CP06 ,  4F202CQ01 ,  4F206AD18 ,  4F206AD20 ,  4F206AG03 ,  4F206AH36 ,  4F206AH37 ,  4F206AR12 ,  4F206JA02 ,  4F206JA07 ,  4F206JB12 ,  4F206JB17 ,  4F206JF05 ,  4F206JN05 ,  4F206JN26 ,  4F206JQ03 ,  4F206JQ81 ,  5F061AA01 ,  5F061BA04 ,  5F061CA21 ,  5F061DA08
引用特許：
出願人引用 (1件) 審査官引用 (6件)
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