特許
J-GLOBAL ID：200903031636576164

半導体装置の製造方法

発明者：
神 康

神 康 について


出願人/特許権者：
松下電子工業株式会社

松下電子工業株式会社 について


代理人 (1件)： 村山 光威
公報種別：公開公報
出願番号（国際出願番号）：特願平11-325558
公開番号（公開出願番号）：特開2001-144258
出願日： 1999年11月16日
公開日（公表日）： 2001年05月25日
要約：
【要約】【目的】 ポリシリコン表面状態を制御してポリシリコンの突起量を低減させ、容量の絶縁膜となる窒化膜を堆積した後の電界の集中を緩和した容量素子の搭載を実現可能にする。【解決手段】 素子分離用の酸化膜上に形成されたポリシリコン膜に不純物をドーピングする場合において、そのドーピング時間を調整することによってポリシリコン膜のシート抵抗値を調整し、ポリシリコン膜表面の粗さを抑制する。不純物ドープ時間を30分以下にすることにより、表面粗さを20nm以下にすると共に低いシート抵抗を確保し、信頼性に優れた高精度の容量素子を製造することを可能にする。
請求項（抜粋）：
半導体基板上におけるCMOSトランジスタの素子分離用の酸化膜上に、前記CMOSトランジスタのゲート電極としてのポリシリコン膜を約250〜450nmの膜厚で堆積する工程と、次に前記ポリシリコン膜に不純物をドープして抵抗値を低下させる工程と、次に前記CMOSトランジスタのソース,ドレイン拡散層を形成した後に全面にCVD膜を堆積してからリフロー処理し、前記CVD膜を平坦化する工程と、次に前記ポリシリコン膜上における容量素子領域の前記CVD膜をエッチングした後、45nm以下の薄膜の窒化膜を堆積して所望の形状にパターニングする工程と、前記CVD膜をエッチング処理してコンタクト窓を形成する工程を備え、さらに前記窒化膜上および前記コンタクト窓上にアルミ電極を形成することによりCMOSトランジスタと容量素子とを形成する場合において、前記ポリシリコン膜の不純物ドーピングを950〜1000°Cで熱処理する時のドーピング時間を調整して、ポリシリコン膜の抵抗値を4.0Ω以上にコントロールすることによって、ポリシリコン膜の表面粗さを抑制することを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/06 ,  H01L 21/8249
FI (3件)：
H01L 27/04 C ,  H01L 27/06 102 A ,  H01L 27/06 321 A
Fターム (18件)：
5F038AC05 ,  5F038AC15 ,  5F038AR01 ,  5F038AV06 ,  5F038DF12 ,  5F038EZ13 ,  5F038EZ17 ,  5F038EZ20 ,  5F048AA07 ,  5F048AA09 ,  5F048AB10 ,  5F048AC05 ,  5F048AC10 ,  5F048BA01 ,  5F048BB06 ,  5F048BE03 ,  5F048BG02 ,  5F048BG12
引用特許：
審査官引用 (4件)
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