特許
J-GLOBAL ID：200903032084561090

並列キャパシタの積層構造と製造方法

発明者：
フランク ヨウチー フイ

フランク ヨウチー フイ について

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イーフェン ウィンストン ヤン

イーフェン ウィンストン ヤン について

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アレン イエン

アレン イエン について


出願人/特許権者：
アギア システムズ ガーディアン コーポレーション

アギア システムズ ガーディアン コーポレーション について


代理人 (1件)： 岡部 正夫 (外11名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-262599
公開番号（公開出願番号）：特開2002-141417
出願日： 2001年08月31日
公開日（公表日）： 2002年05月17日
要約：
【要約】 (修正有)【課題】 大容量を得るために、別々の金属レベルに形成されたキャパシタが並列回路に接続され、キャパシタプレート間の誘電体層の厚さを減じた並列キャパシタの積層構造と製造方法を提供する。【解決手段】 半導体デバイスは半導体層への接続のため、第1と第2のメタライゼーションレベルの相互接続導電体20,30,40を含む。導電体層と絶縁層との交互の積層構造は、下のプレートに対して、垂直に位置合せされる。第1と第2のレベルの導電体間に形成された積層構造50は、第1の導電体52、第1の導電体上に形成された第1の絶縁体層58、第1の絶縁体上に形成された第2の導電体層54、第2の導電体層上に形成された第2の絶縁体層60及び第2の絶縁体層上に形成された第3の導電体層を含み、第1及び第3の導電体層は共通に接続される。
請求項（抜粋）：
半導体層への接続のための少くとも第1及び第2のレベルの相互接続導電体;及び第1の導電体層、第1の導電体層上に形成された第1の絶縁体層、第1の絶縁体層上に形成された第2の導電体層、第2の導電体層上に形成された第2の絶縁体層、及び第2の絶縁体層上に形成された第3の導電体層、を含み、第1及び第3の導電体層は共通に接続された下の平面に対して位置合せして、第1及び第2のレベルの導電体間に形成された導電体層及び絶縁体層の交互の層の積層構造を含む半導体デバイス。
IPC (4件)：
H01L 21/822 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 27/04
FI (3件)：
H01L 27/04 C ,  H01L 21/88 S ,  H01L 21/90 B
Fターム (36件)：
5F033HH08 ,  5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK08 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ48 ,  5F033RR03 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033VV10 ,  5F038AC05 ,  5F038AC10 ,  5F038AC16 ,  5F038EZ20
引用特許：
審査官引用 (7件)
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