特許
J-GLOBAL ID：200903061220006136

容量素子を有する半導体装置及びその製造方法

発明者：
天沼 一志

天沼 一志 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 天野 広
公報種別：公開公報
出願番号（国際出願番号）：特願平11-053239
公開番号（公開出願番号）：特開平11-317500
出願日： 1999年03月01日
公開日（公表日）： 1999年11月16日
要約：
【要約】【課題】容易に多層メタル配線を形成でき、かつ、容量素子の劣化も生じないセラミック薄膜容量を用いた半導体装置を提供する。【解決手段】多層メタル配線の形成と同時に形成されたビア9とメタル配線7、10を積層した構造からなるプラグによって、セラミック薄膜容量30と拡散層4とを接続し、多層メタル配線の形成後であって、セラミック薄膜容量30の形成前に水素アニールを行う。多層メタル配線の形成後にセラミック薄膜容量30を形成するので、容量による高低差に起因して多層メタル配線の形成が妨げられることがない。また、容量形成後にタングステンプラグによるビアを形成する必要がない。そのため、タングステンのCVDにより容量が劣化することがない。さらに、論理回路部のプロセス・デバイスを何ら変更することなく容量を形成できるため、既存の設計パラメータを使用できる。
請求項（抜粋）：
基板と、少なくとも1層のメタル配線と、セラミック薄膜容量を有する半導体装置において、前記セラミック薄膜容量は、下部電極、セラミック薄膜、上部電極がこの順に積層されてなり、前記下部電極、セラミック薄膜、上部電極が前記メタル配線よりも上部に形成されていることを特徴とする半導体装置。
IPC (8件)：
H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 27/04 C ,  H01L 27/10 451 ,  H01L 27/10 621 Z ,  H01L 27/10 651 ,  H01L 29/78 371
引用特許：
審査官引用 (4件)
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