特許
J-GLOBAL ID：200903032098401800

半導体集積回路

発明者：
藤岡 伸也

藤岡 伸也 について

, 
畠山 淳

畠山 淳 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-003164
公開番号（公開出願番号）：特開平10-199243
出願日： 1997年01月10日
公開日（公表日）： 1998年07月31日
要約：
【要約】【課題】 DRAM等から構成される半導体集積回路において、ワードデコーダ部やビット線トランスファ信号生成部等に昇圧電圧を使用した場合に、メモリセルの待機時の消費電力の増大を抑制することを目的とする。【解決手段】 複数のメモリセルを含むメモリセルブロック4と、メモリセルブロック内の特定のメモリセルを選択して活性化するためのコア回路部3とを有し、このコア回路部3には活性時に昇圧電圧が供給されるように構成され、予め定められた値だけ昇圧電圧を下降させる昇圧電圧下降手段1と、昇圧電圧と昇圧電圧下降手段1の出力電圧とを選択的にコア回路部3へ供給する手段とを備える。
請求項（抜粋）：
複数のメモリセルを含むメモリセルブロックと、該メモリセルブロック内の特定のメモリセルを選択して活性化するためのコア回路部とを有し、該コア回路部には活性時に昇圧電圧が供給されるように構成された半導体集積回路において、予め定められた値だけ前記昇圧電圧を下降させる昇圧電圧下降手段と、前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段とを具備することを特徴とする半導体集積回路。
IPC (3件)：
G11C 11/407 ,  G11C 11/413 ,  H01L 27/10 471
FI (3件)：
G11C 11/34 354 F ,  H01L 27/10 471 ,  G11C 11/34 335 A
引用特許：
審査官引用 (6件)
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