特許
J-GLOBAL ID:200903032531383219
保護回路
発明者:
出願人/特許権者:
代理人 (2件):
森下 賢樹
, 真家 大樹
公報種別:公開公報
出願番号(国際出願番号):特願2008-058526
公開番号(公開出願番号):特開2009-218296
出願日: 2008年03月07日
公開日(公表日): 2009年09月24日
要約:
【課題】接地電圧以下に低下する端子を保護する。【解決手段】第1トランジスタM1は、伝導チャンネルの第1端子12、ゲート14およびバックゲート16が、保護対象となる端子P1に接続されたNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。第2トランジスタM2は、伝導チャンネルの第1端子22、ゲート24およびバックゲート26が、固定電圧端子P2に接続され、伝導チャンネルの第2端子28が、第1トランジスタM1の伝導チャンネルの第2端子18に接続されたNチャンネルMOSFETである。第1トランジスタM1、第2トランジスタM2は、P型半導体基板に形成された共通のN型ウェル内に形成されたフローティングMOSFETであり、互いに素子分離される。第1トランジスタM1、第2トランジスタM2の共通接続点N1は、素子分離用のN型ウェルと接続される。【選択図】図1
請求項(抜粋):
伝導チャンネルの一端、ゲートおよびバックゲートが、保護対象となる端子に接続されたNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である第1トランジスタと、
伝導チャンネルの一端、ゲートおよびバックゲートが、固定電圧端子に接続され、伝導チャンネルの他端が、前記第1トランジスタの伝導チャンネルの他端に接続されたNチャンネルMOSFETである第2トランジスタと、
を備え、
前記第1、第2トランジスタは、P型半導体基板に形成された共通のN型ウェル内に形成されたフローティングMOSFETであり、互いに素子分離され、
前記第1、第2トランジスタの共通接続点は、前記N型ウェルと接続されることを特徴とする保護回路。
IPC (3件):
H01L 21/822
, H01L 27/04
, H01L 27/06
FI (2件):
H01L27/04 H
, H01L27/06 311C
Fターム (15件):
5F038BH04
, 5F038BH05
, 5F038BH07
, 5F038BH13
, 5F038EZ20
, 5F048AC01
, 5F048BA01
, 5F048BE02
, 5F048BE03
, 5F048BE04
, 5F048BE09
, 5F048BF18
, 5F048CC09
, 5F048CC13
, 5F048CC16
引用特許:
出願人引用 (2件)
審査官引用 (4件)
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双方向型静電気放電保護素子
公報種別:公開公報
出願番号:特願2005-211837
出願人:株式会社ルネサステクノロジ
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静電気保護回路
公報種別:公開公報
出願番号:特願2001-056824
出願人:株式会社デンソー
-
半導体集積回路装置
公報種別:公開公報
出願番号:特願2004-349005
出願人:松下電器産業株式会社
-
入力保護回路
公報種別:公開公報
出願番号:特願2000-317557
出願人:ヤマハ株式会社
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