特許

J-GLOBAL ID：200903032688432515

薄膜トランジスタ

発明者： エドウィン アーサー チャンドロス ,  ブライアン キース クローン ,  アナンス ドダバラプール ,  ロバート ウィリアム フィラス
出願人/特許権者： ルーセント テクノロジーズ インコーポレーテッド
代理人 (1件)： 岡部 正夫 (外11名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-362320
公開番号（公開出願番号）：特開2001-203364
出願日： 2000年11月29日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】 有機半導体デバイスの有効寿命を延ばすことが可能な薄膜トランジスタの製造方法を提供すること。【解決手段】 本明細書は、薄膜トランジスタ集積回路における有機半導体と適合するソース/ドレインコンタクト材料について記載する。コンタクト材料は、ニッケル/金であり、ここで、ニッケルはベース導電体(好ましくは、TiNx)上に無電解めっきによってNi-Pとしてめっきされ、金の上層は、置換めっきによって堆積される。このようにNi/Auコンタクトを形成することによって、TFTデバイスの寿命が実質的に延びることを思いがけなく見出した。

請求項（抜粋）：

集積回路薄膜トランジスタデバイスを製造する方法であって、a.有機半導体材料を含む基板を用意する工程と、b.前記基板上に複数の電界効果薄膜トランジスタを形成する工程であって、該複数の電界効果薄膜トランジスタは、1.前記基板上にソース電極を形成する工程と、2.前記基板上であって、チャネル位置を残して、前記ソース電極から間隔を置いてドレイン電極を形成する工程と、3.前記ソース電極および前記ドレイン電極を共に覆う誘電体層を堆積する工程と、4.前記チャネル位置に重なるゲート電極を形成する工程とによって形成され、前記ソースおよびドレイン電極は、i.パターン化された導電性ベース層を形成し、前記ソースおよびドレイン電極の領域を規定する工程と、ii.前記パターン化された導電性ベース層上に無電界めっきによってニッケル層を堆積する工程と、iii.前記ニッケル層上に置換めっきによって金層を堆積する工程とによって形成される方法。

IPC (4件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/288

FI (5件)：

H01L 21/28 301 B ,  H01L 21/288 Z ,  H01L 29/78 616 K ,  H01L 29/78 618 B ,  H01L 29/78 626 C

引用特許：

審査官引用 (5件)

• 薄膜トランジスタ・デバイスの構造
  公報種別：公開公報   出願番号：特願平10-076201   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 液晶表示素子
  公報種別：公開公報   出願番号：特願平3-205794   出願人：株式会社東芝
• 半導体素子の製造方法
  公報種別：公開公報   出願番号：特願平10-000130   出願人：松下電器産業株式会社
• 半導体装置、半導体装置の製造方法、及び配線形成方法
  公報種別：公開公報   出願番号：特願平6-319051   出願人：ソニー株式会社
• 半導体集積回路装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-347114   出願人：株式会社日立製作所