特許
J-GLOBAL ID：200903033448940706

CMOS集積回路の動作特性の最適化

発明者：
セオドア ダブリュ.ヒューストン

セオドア ダブリュ.ヒューストン について


出願人/特許権者：
テキサス インスツルメンツ インコーポレイテツド

テキサス インスツルメンツ インコーポレイテツド について


代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-102175
公開番号（公開出願番号）：特開平10-041807
出願日： 1997年04月18日
公開日（公表日）： 1998年02月13日
要約：
【要約】【課題】 CMOS集積回路(12)の動作特性を最適化する方式(10)を提供する。【解決手段】 集積回路は、共通基板上に形成した少なくとも一つのn-チャネルトランジスタ(18)と少なくとも一つのp-チャネルトランジスタ(16)および共通基板に結合した制御手段(14)を有する。n-チャネルトランジスタ(18)とp-チャネルトランジスタ(16)は、各々共通基板に印加した電圧バイアスを変化させて調節できるしきい値電圧を有し、制御手段(14)は、待機モードでの集積回路(12)中の漏洩電流を減少し、動作モードでの集積回路(12)の性能を増大するために共通基板に変化する電圧バイアスを印加するように動作できる。
請求項（抜粋）：
共通基板上に形成された少なくとも一つのn-チャネルトランジスタと少なくとも一つのp-チャネルトランジスタとを有し、n-チャネルおよびp-チャネルトランジスタの各々が共通基板上に印加された電圧バイアスを変えることで調節可能なしきい値電圧を有する、集積回路と、共通基板に結合しかつ共通基板に変化する電圧バイアスを印加するように動作しうる制御手段、とを含むCMOS集積回路の動作特性を最適化するシステム。
IPC (4件)：
H03K 19/094 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 19/0948
FI (3件)：
H03K 19/094 D ,  H01L 27/08 321 L ,  H03K 19/094 B
引用特許：
審査官引用 (8件)
  • 特開昭63-179576
  • 低消費電力型半導体集積回路
    公報種別：公開公報   出願番号：特願平3-269248   出願人：株式会社日立製作所
  • 半導体回路及びMOS-DRAM
    公報種別：公開公報   出願番号：特願平6-282306   出願人：三菱電機株式会社
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