特許
J-GLOBAL ID：200903033565701356

半導体装置の製造方法

発明者：
鈴木 忍

鈴木 忍 について

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足立 哲生

足立 哲生 について

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竹内 隆

竹内 隆 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

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株式会社日立超エル・エス・アイ・システムズ

株式会社日立超エル・エス・アイ・システムズ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2002-057708
公開番号（公開出願番号）：特開2003-258130
出願日： 2002年03月04日
公開日（公表日）： 2003年09月12日
要約：
【要約】【課題】 メモリセルの浮遊ゲートと制御ゲートとの間に介在する層間膜において生ずるバーズビークを抑えて、フラッシュメモリの書き込み速度の低下を抑制する。【解決手段】 浮遊ゲート用の導体膜3と制御ゲート用の導体膜5との間に介在する層間膜4を、最下層にシリコン窒化膜4aを配置したシリコン窒化膜4a、シリコン酸化膜4b、シリコン窒化膜4cおよびシリコン酸化膜4dからなる4層構造の重ね膜で構成する。これにより、層間膜4の一部を構成するシリコン酸化膜のビーズバークが抑えることができるので、層間膜4の容量低下が抑えられて書き込み速度の低下を抑制することが可能な構造となる。
請求項（抜粋）：
(a)半導体基板の主面上に分離部を形成する工程と、(b)前記半導体基板の表面にゲート絶縁膜を形成する工程と、(c)前記半導体基板上に第1の導体膜を堆積する工程と、(d)前記半導体基板上に最下層をシリコン窒化膜として、シリコン窒化膜とシリコン酸化膜とを交互に複数層重ねて形成し、積層構造の層間膜を形成する工程と、(e)前記半導体基板上に第2の導体膜を堆積する工程と、(f)前記第2の導体膜、前記層間膜および前記第1の導体膜を順次加工して、前記第1の導体膜からなる第1のゲートと前記第2の導体膜からなる第2のゲートとを備えた積層ゲートを形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (26件)：
5F083EP02 ,  5F083EP23 ,  5F083EP53 ,  5F083EP56 ,  5F083EP63 ,  5F083EP68 ,  5F083EP77 ,  5F083ER22 ,  5F083GA01 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083KA06 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083PR40 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD07 ,  5F101BD35 ,  5F101BD36 ,  5F101BE07 ,  5F101BH05
引用特許：
審査官引用 (4件)
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