特許
J-GLOBAL ID：200903033598383880

信号駆動回路

発明者：
見澤 勝豊

見澤 勝豊 について

, 
石原 秀昭

石原 秀昭 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (2件)： 佐藤 強 ,  小川 清
公報種別：公開公報
出願番号（国際出願番号）：特願2005-162894
公開番号（公開出願番号）：特開2006-340088
出願日： 2005年06月02日
公開日（公表日）： 2006年12月14日
要約：
【課題】CMOS回路のようなトーテンポール接続を採用した回路の貫通電流を小さくすると同時に定常動作時における過電流を制限する。【解決手段】トーテンポール接続したPMOSトランジスタ(P1)、NMOSトランジスタ(N1)のソース側にそれぞれ第1、第4の抵抗(R1、R4)を接続する。PMOSトランジスタのゲートに入力信号端子(3)と電源電位との間に直列接続した第2、第3の抵抗(R2、R3)の相互接続点の電圧を印加する。NMOSトランジスタのゲートに入力信号端子と接地電位との間に直列接続した第5、第6の抵抗(R5、R6)の相互接続点の電圧を印加する。入力信号が高レベルである場合にはNMOSトランジスタは導通、PMOSトランジスタは非導通、入力信号が低レベルである場合にはNMOSトランジスタは非導通、PMOSトランジスタは導通となるように各抵抗の値を決定する。【選択図】図1
請求項（抜粋）：
電源電位(Vd)と接地電位(GND)との間にPMOSトランジスタ(P1)とNMOSトランジスタ(N1)とをトーテンポール接続してそれらのゲートに入力端子(3)を経て入力信号(Vin)を印加する入出力反転式の信号駆動回路において、 前記PMOSトランジスタのソースと電源電位との間には第1の抵抗(R1)、ゲートと電源電位との間には第2の抵抗(R2)、ゲートと前記入力端子との間には第3の抵抗(R3)を接続し、 前記NMOSトランジスタのソースと接地電位との間には第4の抵抗(R4)、ゲートと接地電位との間には第5の抵抗(R5)、ゲートと前記入力端子との間には第6の抵抗(R6)を接続し、 前記入力信号が高レベルの場合には前記PMOSトランジスタは非導通、前記NMOSトランジスタは導通状態となり、その状態においてNMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記NMOSトランジスタは非導通、前記PMOSトランジスタは導通状態となり、その状態においてPMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように、前記各抵抗の抵抗値を定めたことを特徴とする信号駆動回路。
IPC (5件)：
H03K 17/08 ,  H03K 17/16 ,  H03K 17/687 ,  H03K 19/017 ,  H03K 19/094
FI (5件)：
H03K17/08 C ,  H03K17/16 L ,  H03K17/687 F ,  H03K19/00 101F ,  H03K19/094 B
Fターム (36件)：
5J055AX27 ,  5J055AX34 ,  5J055BX16 ,  5J055CX27 ,  5J055DX22 ,  5J055DX56 ,  5J055DX72 ,  5J055DX83 ,  5J055EX02 ,  5J055EY01 ,  5J055EY03 ,  5J055EY21 ,  5J055EZ07 ,  5J055EZ22 ,  5J055FX05 ,  5J055FX08 ,  5J055FX12 ,  5J055FX18 ,  5J055FX20 ,  5J055FX32 ,  5J055FX37 ,  5J055GX01 ,  5J055GX06 ,  5J056AA05 ,  5J056BB19 ,  5J056BB45 ,  5J056CC00 ,  5J056DD13 ,  5J056DD29 ,  5J056DD51 ,  5J056DD59 ,  5J056EE06 ,  5J056EE08 ,  5J056FF08 ,  5J056GG09 ,  5J056KK03
引用特許：
出願人引用 (6件)
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