貫通電流防止を含むスルーレートコントロールの方法とその回路

発明者：
出願人/特許権者：
代理人 (1件)：若林忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-122320
公開番号（公開出願番号）：特開平11-317653
出願日： 1998年05月01日
公開日（公表日）： 1999年11月16日
要約：

【要約】 (修正有)【課題】貫通電流を小さく抑えながらスルーレートコントロールを行うことにより、放射ノイズも含めた全体として最適なノイズ対策を実現するためのスルーレートコントロールの方法と回路を提供する。【解決手段】通常のCMOSデジタル回路ではPチャネルCMOSトランジスタとNチャネルCMOSトランジスタのみで構成されている。本発明は、出力段のCMOSトランジスタの各ゲートに出力トランジスタ・オンオフタイミング調節回路A、Bを設ける。この回路A、Bは、出力段のトランジスタのONするタイミングを緩やかにして出力波形のスルーレートを制御し、OFFするタイミングを変えずに、スルーレート調節機能を維持した状態で、出力遷移状態で流れる貫通電流を低く抑える動作を実行する。

請求項（抜粋）：

高速LSIのCMOS、bi-CMOS回路における入出力バッファ回路のトーテム・ポール型出力回路において、電源に接続される出力段プルアップ・トランジスタと、該トランジスタに出力波形のスルーレートを制御し貫通電流を低く抑えるON/OFFタイミング信号を送るタイミング調節回路Aと、グランドに接続される出力段プルダウン・トランジスタと、該トランジスタに出力波形のスルーレートを制御し貫通電流を低く抑えるON/OFFタイミング信号を送るタイミング調節回路Bと、前記プルアップ・トランジスタと前記プルダウン・トランジスタの接続点から導出される出力端子と、を有することを特徴とする貫通電流防止機能を含むスルーレートコントロール回路。

IPC (2件)：

H03K 17/16 , H03K 17/687

FI (2件)：

H03K 17/16 L , H03K 17/687 F

引用特許：

審査官引用 (6件)

特開平1-240013
CMOS論理回路
公報種別：公開公報出願番号：特願平8-015070 出願人：シャープ株式会社
特開平4-301921

全件表示

前のページに戻る