特許
J-GLOBAL ID：200903034100804899

半導体集積回路およびその制御方法

発明者：
篠▲崎▼ 直治

篠▲崎▼ 直治 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 古谷 史旺 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-271930
公開番号（公開出願番号）：特開2001-101863
出願日： 1999年09月27日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】 本発明は、メモリセルを有する半導体集積回路に関し、データの書き込み時間を短縮することを目的とする。【解決手段】 記憶素子29およびトランスファスイッチ30を有するメモリセルMCと、コラムスイッチ32と、センスアンプ34と、制御部36とを備えている。トランスファスイッチ30は、メモリセルMCとビット線BL(/BL)とを接続する。コラムスイッチ32は、ビット線BL(/BL)にデータを伝達する。センスアンプ34は、ビット線BL(/BL)に伝達されたデータを増幅する。制御部36は、トランスファスイッチ30、コラムスイッチ32、およびセンスアンプ34を制御する。そして、書き込み動作時に、コラムスイッチ32のオンタイミングは、トランスファスイッチ30のオンタイミングより遅くされ、センスアンプ34の増幅開始タイミングより早くされている。
請求項（抜粋）：
記憶素子と、該記憶素子およびビット線を互いに接続するトランスファスイッチとを有するメモリセルと、前記ビット線にデータを伝達するコラムスイッチと、前記ビット線に伝達されたデータを増幅するセンスアンプと、前記トランスファスイッチ、前記コラムスイッチ、および前記センスアンプを制御する制御部とを備え、前記制御部は、書き込み動作時に、コラムスイッチのオンタイミングを、前記トランスファスイッチのオンタイミングより遅くし、前記センスアンプの増幅開始タイミングより早くすることを特徴とする半導体集積回路。
IPC (2件)：
G11C 11/407 ,  G11C 11/409
FI (3件)：
G11C 11/34 354 D ,  G11C 11/34 353 E ,  G11C 11/34 354 C
Fターム (9件)：
5B024AA01 ,  5B024AA15 ,  5B024BA07 ,  5B024BA09 ,  5B024BA15 ,  5B024BA21 ,  5B024BA23 ,  5B024BA25 ,  5B024CA11
引用特許：
審査官引用 (12件)
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