特許
J-GLOBAL ID：200903034611690182
不揮発性半導体記憶装置及びそれを備えてなる液晶表示装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-208875
公開番号（公開出願番号）：特開2005-071411
出願日： 2003年08月26日
公開日（公表日）： 2005年03月17日
要約：
【課題】メモリセルとワード線デコーダ間の配線及びデコーダのレイアウトを容易にし、半導体装置を小型化する。【解決手段】電荷蓄積層及び制御ゲートを有する少なくとも1つのメモリセルを直列に配列し、配列された前記メモリセルの一端に第1選択ゲートを有する第1選択トランジスタを配列し、他端に第2選択ゲートを有する第2選択トランジスタを配列して構成されるNAND型不揮発性メモリセルユニットを1以上配列し、各メモリセルユニットの各制御ゲートに接続される制御ゲート線と、各メモリセルユニットの第1選択ゲートに接続される第1選択ゲート線と、各メモリセルユニットの第2選択ゲートに接続される第2選択ゲート線とを含んでなるメモリセルユニット群を複数備え、制御ゲート線と第1及び第2選択ゲート線とを前記ユニット群間で共通に使用し、その組合せによって単一のメモリセルを選択可能とすることを特徴とする不揮発性半導体記憶装置。【選択図】図1
請求項（抜粋）：
電荷蓄積層及び制御ゲートを有する少なくとも1つのメモリセルを直列に配列し、配列された前記メモリセルの一端に第1選択ゲートを有する第1選択トランジスタを配列し、他端に第2選択ゲートを有する第2選択トランジスタを配列して構成されるNAND型不揮発性メモリセルユニットを1以上配列し、各メモリセルユニットの各制御ゲートに接続される制御ゲート線と、各メモリセルユニットの第1選択ゲートに接続される第1選択ゲート線と、各メモリセルユニットの第2選択ゲートに接続される第2選択ゲート線とを含んでなるメモリセルユニット群を複数備え、異なるメモリセルユニット群の制御ゲート線を複数本共通接続した共通制御ゲート線と、異なるメモリセルユニット群の第1選択ゲート線を複数本共通接続した第1共通選択ゲート線と、異なるメモリセルユニット群の第2選択ゲート線を複数本共通接続した第2共通選択ゲート線とをさらに備え、共通制御ゲート線と第1及び第2選択ゲート線との組合せによって単一のメモリセルを選択可能とすることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
G11C16/06
, G02F1/133
, G11C16/02
, G11C16/04
G11C17/00 633A
, G02F1/133 505
, G11C17/00 622E
, G11C17/00 601U
2H093NC10
, 2H093NC12
, 2H093NC16
, 2H093NC28
, 2H093NC35
, 2H093ND34
, 2H093ND42
, 2H093ND49
, 2H093ND53
, 2H093ND54
, 5B025AA01
, 5B025AB01
, 5B025AC01
, 5B025AD02
, 5B025AF04
, 5C006AF11
, 5C006AF46
, 5C006BC11
, 5C006BF09
, 5C006BF42
, 5C006EB04
, 5C006FA13
, 5C006FA20
, 5C006FA21
, 5C006FA42
, 5C006FA51
, 5C080AA10
, 5C080BB05
, 5C080DD05
, 5C080DD08
, 5C080DD23
, 5C080DD28
, 5C080GG12
, 5C080JJ02
, 5C080JJ03
, 5C080JJ04
