特許
J-GLOBAL ID：200903034774169412

微細パターン形成方法を用いた半導体装置の製造方法および当該方法により製造した半導体装置

発明者：
豊島 利之

豊島 利之 について

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吉田 育弘

吉田 育弘 について

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保田 直紀

保田 直紀 について

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足達 廣士

足達 廣士 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 朝日奈 宗太 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-327146
公開番号（公開出願番号）：特開2000-147783
出願日： 1998年11月17日
公開日（公表日）： 2000年05月26日
要約：
【要約】【課題】 分離パターン、ホールパターンの微細化において、耐エッチング性を向上するために、既に形成したレジストパターンの膜厚を増加させることを目的とする。【解決手段】 基材上に第1のレジストパターンを形成する工程と、前記第1のレジストパターン上に第2のレジストを形成する工程と、前記第2のレジストの前記第1のレジストパターン上面に接する部分に架橋層を形成する工程と、前記第2のレジストの非架橋部分を剥離して、第2のレジストパターンを形成する工程と、この第2のレジストパターンをマスクとして前記基材をエッチングする工程からなる製造方法により半導体装置を製造する。
請求項（抜粋）：
基材上に第1のレジストパターンを形成する工程と、前記第1のレジストパターン上に第2のレジストを形成する工程と、前記第2のレジストの前記第1のレジストパターン上面に接する部分に架橋層を形成する工程と、前記第2のレジストの非架橋部分を剥離して、第2のレジストパターンを形成する工程と、この第2のレジストパターンをマスクとして前記基材をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
G03F 7/26 511 ,  G03F 7/004 503 ,  G03F 7/038 ,  H01L 21/027
FI (4件)：
G03F 7/26 511 ,  G03F 7/004 503 Z ,  G03F 7/038 ,  H01L 21/30 502 R
Fターム (27件)：
2H025AA02 ,  2H025AA09 ,  2H025AB16 ,  2H025AC04 ,  2H025AC05 ,  2H025AC06 ,  2H025AD03 ,  2H025BE07 ,  2H025BE10 ,  2H025EA05 ,  2H025FA09 ,  2H025FA17 ,  2H025FA29 ,  2H096AA25 ,  2H096BA11 ,  2H096CA14 ,  2H096EA03 ,  2H096EA06 ,  2H096EA07 ,  2H096EA12 ,  2H096FA01 ,  2H096GA09 ,  2H096KA03 ,  2H096KA12 ,  2H096KA13 ,  2H096KA14 ,  2H096KA16
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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