特許
J-GLOBAL ID：200903035059431807

半導体装置の製造方法

発明者：
長友 宏至

長友 宏至 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について

, 
宮城沖電気株式会社

宮城沖電気株式会社 について


代理人 (2件)： 前田 実 ,  山形 洋一
公報種別：公開公報
出願番号（国際出願番号）：特願2003-344056
公開番号（公開出願番号）：特開2005-109381
出願日： 2003年10月02日
公開日（公表日）： 2005年04月21日
要約：
【課題】 サリサイド構造のMOS型半導体装置の製造方法において、ゲート電極と拡散層との間のリーク電流を防止し得るようにする。【解決手段】 シリコン基板(101)上にゲート電極(105)を形成し、ゲート電極(105)の側面に第1のスペーサ(112)を形成し、ゲート電極(105)および第1のスペーサ(112)をマスクとして、シリコン基板(101)の表面を削り取って第1のスペーサ(112)の基底部に隣接した位置に段差部(118、128、138、148)を形成し、この段差部に第2のスペーサ(114r)を形成し、第1のスペーサ(112)および第2のスペーサ(114r)をマスクとして、シリコン基板(101)にシリサイド(124)を形成する。【選択図】 図9
請求項（抜粋）：
シリコン基板上のゲート電極を形成する工程と、 前記ゲート電極の側面に第1のスペーサを形成する工程と、 前記ゲート電極および前記第1のスペーサをマスクとして、シリコン基板の表面を削り取って前記第1のスペーサの基底部に隣接した位置に段差部を形成する工程と、 前記段差部に第2のスペーサを形成する工程と、 前記第1のスペーサおよび第2のスペーサをマスクとして、前記シリコン基板にシリサイドを形成する工程と を有する半導体装置の製造方法。
IPC (4件)：
H01L21/336 ,  H01L21/28 ,  H01L29/417 ,  H01L29/78
FI (3件)：
H01L29/78 301P ,  H01L21/28 301S ,  H01L29/50 M
Fターム (40件)：
4M104BB01 ,  4M104BB20 ,  4M104DD02 ,  4M104DD04 ,  4M104DD37 ,  4M104DD78 ,  4M104DD84 ,  4M104EE05 ,  4M104EE09 ,  4M104EE15 ,  4M104EE17 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F140AA24 ,  5F140BA01 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF17 ,  5F140BG10 ,  5F140BG12 ,  5F140BG14 ,  5F140BG22 ,  5F140BG50 ,  5F140BG52 ,  5F140BG53 ,  5F140BH07 ,  5F140BH15 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK23 ,  5F140BK29 ,  5F140BK34 ,  5F140CB01 ,  5F140CF04
引用特許：
出願人引用 (1件) 審査官引用 (3件)

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