特許
J-GLOBAL ID：200903035084695690

薄膜トランジスタの製造方法

発明者：
宮坂 光敏

宮坂 光敏 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2004-069341
公開番号（公開出願番号）：特開2004-241784
出願日： 2004年03月11日
公開日（公表日）： 2004年08月26日
要約：
【課題】 清浄な半導体膜/ゲート絶縁膜界面を形成すると共に、半導体膜の高品質化、或いは半導体膜及びゲート絶縁膜の双方の高品質化を図り、歩留り及び信頼性の高いTFTの製造方法を実現する事。【解決手段】 第一工程ST1Dでは基板を大気に晒す事なく半導体膜形成処理ST12と結晶化処理ST13及び第一ゲート絶縁膜形成処理ST16を行う。第二工程ST2Dに於いて第一ゲート絶縁膜及び半導体膜に急速加熱処理を施す。第三工程ST3Dに於いて第一ゲート絶縁膜及び半導体膜をパターニングする。第四工程ST4Dではレジストマスクに依って汚染された第一ゲート絶縁膜の表面をエッチング等に依って清浄化する。第五工程ST5では水素化処理ST41を施し、しかる後に第一ゲート絶縁膜の表面上に第二ゲート絶縁膜を形成する。【選択図】 図4
請求項（抜粋）：
外気と隔離した状態で基板上に半導体膜を形成した後に前記基板を外気に触れさせる事なく非酸化性雰囲気中で前記半導体膜の結晶化を行い、該結晶化を行った後に前記基板を外気に触れさせる事なく前記半導体膜上に第一ゲート絶縁膜を形成する第一工程と、 該第一工程終了後に前記第一ゲート絶縁膜及び前記半導体膜をパターニングする第二工程と、 該第二工程終了後に前記基板を酸化性雰囲気下で熱処理を行い、前記半導体膜表面に第二ゲート絶縁膜としての酸化膜を形成する第三工程と を少なくとも含む事を特徴とする薄膜トランジスタの製造方法。
IPC (5件)：
H01L21/336 ,  H01L21/02 ,  H01L21/20 ,  H01L21/322 ,  H01L29/786
FI (6件)：
H01L29/78 627B ,  H01L21/02 Z ,  H01L21/20 ,  H01L21/322 Z ,  H01L29/78 617V ,  H01L29/78 617U
Fターム (64件)：
5F052AA02 ,  5F052AA17 ,  5F052AA24 ,  5F052DA01 ,  5F052DA02 ,  5F052DA03 ,  5F052DA04 ,  5F052DA05 ,  5F052DA06 ,  5F052DA10 ,  5F052DB01 ,  5F052DB02 ,  5F052DB03 ,  5F052DB05 ,  5F052DB07 ,  5F052HA01 ,  5F052JA01 ,  5F110AA30 ,  5F110BB01 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110EE04 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF23 ,  5F110FF25 ,  5F110FF27 ,  5F110FF28 ,  5F110FF30 ,  5F110FF32 ,  5F110FF36 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG13 ,  5F110GG25 ,  5F110GG28 ,  5F110GG42 ,  5F110GG43 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ23 ,  5F110HM14 ,  5F110HM15 ,  5F110NN02 ,  5F110NN23 ,  5F110NN35 ,  5F110PP02 ,  5F110PP03 ,  5F110PP10 ,  5F110PP13 ,  5F110QQ09 ,  5F110QQ11 ,  5F110QQ24 ,  5F110QQ25
引用特許：
審査官引用 (5件)
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