特許
J-GLOBAL ID：200903035252543116

パルス遅延回路及びパルス制御回路

発明者：
林 浩二

林 浩二 について

, 
秋山 徹

秋山 徹 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (1件)： 安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-083635
公開番号（公開出願番号）：特開平11-284496
出願日： 1998年03月30日
公開日（公表日）： 1999年10月15日
要約：
【要約】【課題】 遅延素子を複数段接続して成る遅延回路を唯一用いて、複数の入力パルス信号を各々異なる量だけ遅延させることを可能とし、回路構成を小規模にすると共に、高速のクロックを用いることなくパルス遅延回路を実現する。【解決手段】 インバータまたはコンパレータにより成る遅延素子を複数段接続して構成した遅延回路11によって、入力クロック信号CKを遅延させ、この遅延回路に、複数段の遅延素子出力のいずれか一つを各セレクト信号に応じて選択し遅延クロック信号として出力する複数のセレクタ12,13,14を並列に接続し、複数のD-FF15,16,17で、入力される複数の各パルス信号DATD1,DATD2,DATD3を複数のセレクタからの各遅延クロック信号CK1,CK2,CK3に各々同期させ、入力された複数のパルス信号を各々異なる量だけ遅延する。
請求項（抜粋）：
遅延素子を複数段接続してクロック信号を遅延させる遅延回路と、前記複数段の遅延素子出力のいずれか一つを各セレクト信号に応じて選択し遅延クロック信号として出力する複数のセレクタと、入力される複数の各パルス信号を前記複数のセレクタからの各遅延クロック信号に各々同期させる複数の同期回路とを有し、前記入力された複数のパルス信号を各々異なる量だけ遅延可能としたことを特徴とするパルス遅延回路。
IPC (4件)：
H03K 5/135 ,  G06F 1/08 ,  H03L 7/00 ,  H04L 7/02
FI (4件)：
H03K 5/135 ,  H03L 7/00 D ,  G06F 1/04 320 B ,  H04L 7/02 Z
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM