特許
J-GLOBAL ID：200903035295363324

ダブルレートの入出力回路を有するメモリデバイス

発明者：
神田 達哉

神田 達哉 について

, 
富田 浩由

富田 浩由 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-286488
公開番号（公開出願番号）：特開2000-113671
出願日： 1998年10月08日
公開日（公表日）： 2000年04月21日
要約：
【要約】 (修正有)【課題】ダブルデータレートのSDRAMのライトインタラプトリード動作を正常に行う。【解決手段】クロックの第1及び第2のエッジに同期したデータ入出力回路と、セルアレイにコラムゲートを介し接続した第1及び第2のデータバス線と、当該データ入出力回路にシリアルに入力する第1及び第2のライトデータを入出力するシリアルパラレル変換回路から出力する当該ライトデータに従い、当該データバス線を駆動する第1及び第2のライトアンプとを有し該ダブルデータレート対応のメモリデバイスにおいて、ライトアンプ制御回路は、ライトコマンドによる書込み時ライトアンプを活性化し、書き込み状態でもデータマスク信号に応答して第1及び・または第2のライトアンプを非活性化する。コラムデコーダ制御回路は、コラムデコーダの活性化を制御し、第1及び第2のエッジに同期供給するデータマスク信号に応答し、コラムデコーダの活性化を行わない。
請求項（抜粋）：
ライトコマンドに応答してデータの書き込みを行い、リードコマンドに応答してデータの読み出しを行うメモリデバイスにおいて、クロックの第1及び第2のエッジに同期して、前記データの入力及び出力を行うデータ入出力回路と、前記データを記憶する複数のメモリセルを有するセルアレイと、前記セルアレイにコラムゲートを介して接続される第1及び第2のデータバス線と、前記クロックの第1及び第2のエッジに同期して前記データ入出力回路にシリアルに入力された第1及び第2のライトデータを入力し、出力するシリアル・パラレル変換回路と、前記シリアル・パラレル変換回路から出力される前記第1及び第2のライトデータに従って、前記第1及び第2のデータバス線をそれぞれ駆動する第1及び第2のライトアンプと、前記ライトコマンドによる書き込み状態の時に前記第1及び第2のライトアンプを活性化し、前記書き込み状態であってもデータマスク信号に応答して前記第1及び・または第2のライトアンプを非活性化するライトアンプ制御回路と、前記コラムゲートを選択するコラムデコーダの活性化を制御し、前記第1及び第2のエッジに同期して供給される前記データマスク信号に応答して、前記コラムデコーダの活性化を行わないコラムデコーダ制御回路とを有することを特徴とするメモリデバイス。
IPC (3件)：
G11C 11/407 ,  G11C 11/409 ,  G11C 11/401
FI (3件)：
G11C 11/34 362 S ,  G11C 11/34 354 R ,  G11C 11/34 362 H
Fターム (4件)：
5B024AA15 ,  5B024BA25 ,  5B024BA29 ,  5B024CA16
引用特許：
審査官引用 (4件)
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