特許
J-GLOBAL ID：200903035492497359
キャパシタの製造方法及び半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願2005-331718
公開番号（公開出願番号）：特開2006-157002
出願日： 2005年11月16日
公開日（公表日）： 2006年06月15日
要約：
【課題】コンタクトプラグの損傷を最小化しながら、高いキャパシタンスを確保することができるキャパシタの製造方法、及び半導体装置の製造方法を提供する。【解決手段】キャパシタの製造方法において、基板100上にコンタクトプラグ114の表面を露出させる開口を有するモールド膜118を形成する。前記開口部の側壁、前記コンタクトプラグ114、及びモールド膜118上に導電膜122aを連続的に形成する。前記開口を満たすフォトレジストパターン124aを形成する。前記導電膜122aを部分的に除去して、シリンダー型下部電極122aを形成する。前記モールド膜118の下部の構造物が損傷されることを前記フォトレジストパターン124aによって阻止しながら、前記モールド膜118を選択的に除去する。前記フォトレジストパターン124aを除去する。その後、前記シリンダー型下部電極122a上に誘電膜及び上部電極を形成する。【選択図】図7
請求項（抜粋）：
基板上に形成されたコンタクトプラグを露出させる開口を有するモールド膜を形成する段階と、
前記開口の側壁、前記コンタクトプラグ、及び前記モールド膜の上に導電膜を形成する段階と、
前記開口を満たすフォトレジストパターンを形成する段階と、
前記導電膜を部分的に除去してシリンダー型下部電極を形成する段階と、
前記シリンダー型下部電極、前記コンタクトプラグ及び基板が損傷されることを前記フォトレジストパターンによって阻止しながら、前記モールド膜を選択的に除去する段階と、
前記フォトレジストパターンを除去する段階と、
シリンダー型下部電極上に誘電膜を形成する段階と、
誘電膜上に上部電極を形成する段階と、
を含むことを特徴とするキャパシタの製造方法。
IPC (2件)：
H01L 21/824
, H01L 27/108
H01L27/10 621C
, H01L27/10 651
5F083AD24
, 5F083AD43
, 5F083GA27
, 5F083JA02
, 5F083JA36
, 5F083JA39
, 5F083JA40
, 5F083NA01
, 5F083PR01
, 5F083PR03
, 5F083PR05
, 5F083PR21
出願人引用 (3件)
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大韓民国特許公開第2004-46704号明細書
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大韓民国特許公開第2004-1886号明細書
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特許公開第2001-53251号公報
審査官引用 (6件)
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