特許
J-GLOBAL ID：200903035862338263

高耐圧半導体装置

発明者：
井 上 智 樹

井 上 智 樹 について

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二 宮 英 彰

二 宮 英 彰 について

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小 倉 常 雄

小 倉 常 雄 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 吉武 賢次 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-072032
公開番号（公開出願番号）：特開2003-273359
出願日： 2002年03月15日
公開日（公表日）： 2003年09月26日
要約：
【要約】【課題】 ターンオフロスを増大させることなく通電損失を低減させる高耐圧半導体装置を提供する。【解決手段】 n型ベース層10とp型ベース層22との間に、10μm以上の深さを有するn型バリア層12を挿設する。
請求項（抜粋）：
第1導電型ベース層と、前記第1導電型ベース層の第1の面の表面部に前記第1導電型ベース層よりも実質的に高い不純物濃度を有するように選択的に形成された第1導電型バリア層と、前記第1導電型バリア層の表面部に選択的に形成された第2導電型ベース層と、前記第2導電型ベース層の表面部に選択的に形成された第1導電型エミッタ層と、前記第1導電型バリア層、前記第2導電型ベース層および前記第1導電型エミッタ層に対向するようにゲート絶縁膜を介して形成されたゲート電極と、前記第2導電型ベース層と前記第1導電型エミッタ層に接するように形成された第1の主電極と、前記第1導電型ベース層の前記第1の面とは反対の面である第2の面に形成された第2導電型エミッタ層と、前記第2導電型エミッタ層に接するように形成された第2の主電極と、を備える高耐圧半導体装置。
IPC (2件)：
H01L 29/78 655 ,  H01L 29/78 653
FI (2件)：
H01L 29/78 655 B ,  H01L 29/78 653 A
引用特許：
出願人引用 (7件)
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審査官引用 (8件)
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