特許
J-GLOBAL ID：200903035903908630
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2002-202242
公開番号（公開出願番号）：特開2004-047676
出願日： 2002年07月11日
公開日（公表日）： 2004年02月12日
要約：
【課題】セリアスラリーを用いたCMP法で、酸化膜を所望の膜厚に形成する。【解決手段】シャロートレンチアイソレーション(STI)構造を表す半導体装置1で、Si基板2をエッチングで深さAのトレンチ3を形成し、高密度プラズマ酸化膜(HDP4a)で当該トレンチ3を充填する。当該HDP4aをトレンチ深さAの約103〜117%の膜厚Bとなるように形成する。その後、セリアスラリーを用いて、セルフストップするまでHDP4aの研磨を続ける。次に連続的に水を用いた水ポリッシュ研磨を行なうことでSiN5表面上に残ったHDP4を研磨する。あるいは、SiN5の表面に残ったHDP4の膜厚を光学測定器により正確に測定し、エッチング除去する。その後、当該半導体装置を硫酸または過酸化水素水との混合液に浸して、コンタミ防止を図る。【選択図】 図4
請求項（抜粋）：
半導体基板の表面に凹凸を形成する工程と、
前記半導体基板の凹部を充填する酸化膜を形成する工程と、
前記酸化膜をその酸化膜の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、
その後、前記半導体基板の凸部が露出されるまで、残存した前記酸化膜を水を用いて研磨する工程、又は前記酸化膜をウエットエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L21/76
, H01L21/304
, H01L21/3205
H01L21/76 L
, H01L21/304 621D
, H01L21/304 622X
, H01L21/88 K
5F032AA35
, 5F032AA44
, 5F032DA04
, 5F032DA22
, 5F032DA24
, 5F032DA33
, 5F032DA78
, 5F033QQ48
, 5F033QQ50
, 5F033RR04
