特許
J-GLOBAL ID：200903036338933274
半導体装置およびその製造方法ならびに画像表示装置
発明者：
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出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平9-198034
公開番号（公開出願番号）：特開平11-045999
出願日： 1997年07月24日
公開日（公表日）： 1999年02月16日
要約：
【要約】【課題】 ドレイン端での電界を緩和し、アバランシェ降伏、ホットキャリアの発生を抑制する。オーバラップ容量の低減による高速化。【解決手段】 絶縁基板の一面に設けられた半導体層(多結晶シリコン薄膜)上にゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するMIS型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は第1の導電体と前記第1の導電体の側面に設けられたソース側の第2の導電体とドレイン側の第3の導電体で構成され、前記第1・第2・第3の導電体は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記第2・第3の導電体の直下に設けられている。
請求項（抜粋）：
基板の一面に設けられた半導体層上にゲート絶縁膜を介して設けたゲート電極と、前記半導体層に設けたソース・ドレイン領域を有するMIS型電界効果トランジスタを有する半導体装置であって、前記ゲート電極は第1の導電体と前記第1の導電体の側面に設けられたソース側の第2の導電体とドレイン側の第3の導電体で構成され、前記第1・第2・第3の導電体は互いに導通があり、前記ソース・ドレイン領域のうち少なくともドレイン領域は前記ゲート電極から離れる方向に沿って設けられた低濃度不純物領域と高濃度不純物領域で構成され、前記低濃度不純物領域は前記ゲート絶縁膜を介して前記第2・第3の導電体の直下に設けられていることを特徴とする半導体装置。
IPC (3件)：
H01L 29/786
, H01L 21/336
, H01L 29/78
H01L 29/78 616 A
, H01L 29/78 301 L
, H01L 29/78 616 M
, H01L 29/78 617 S
, H01L 29/78 617 K
, H01L 29/78 617 L
