特許
J-GLOBAL ID：200903036902067256
液晶表示素子
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-202635
公開番号（公開出願番号）：特開平10-048610
出願日： 1996年07月31日
公開日（公表日）： 1998年02月20日
要約：
【要約】【課題】 本発明は、薄膜トランジスタとしての特性向上を図るとともに、寄生容量を低下させ、信号遅延を減少させるようにした液晶表示素子の提供を目的とする。【解決手段】 本発明は、一対の基板間に液晶を封入し、一方の基板32、36上に層間絶縁膜40、45を介して縦横に交差状態でマトリクス状に配列したゲート配線Gおよびソース配線Sとを形成し、前記ゲート配線およびソース配線に電気的に接続させて薄膜トランジスタTを形成するとともに、前記ゲート配線と前記ソース配線とによって区画した領域に前記薄膜トランジスタに電気的に接続させて画素電極35を形成してなり、前記薄膜トランジスタをなすゲート電極47と半導体能動層42との間に介設したゲート絶縁膜46の誘電率が前記層間絶縁膜の誘電率よりも大きいものである。
請求項（抜粋）：
一対の基板間に液晶を封入し、一方の基板上に層間絶縁膜を介して縦横に交差状態でマトリクス状に配列したゲート配線およびソース配線とを形成し、前記ゲート配線およびソース配線に電気的に接続させて薄膜トランジスタを形成するとともに、前記ゲート配線と前記ソース配線とによって区画した領域に前記薄膜トランジスタに電気的に接続させて画素電極を形成してなり、前記薄膜トランジスタをなすゲート電極と半導体能動層との間に介設したゲート絶縁膜の誘電率が前記層間絶縁膜の誘電率よりも大きいことを特徴とする液晶表示素子。
IPC (4件)：
G02F 1/1333 505
, G02F 1/136 500
, H01L 29/786
, H01L 21/336
G02F 1/1333 505
, G02F 1/136 500
, H01L 29/78 612 Z
, H01L 29/78 617 T
, H01L 29/78 619 A
