半導体記憶装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：金田暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-011504
公開番号（公開出願番号）：特開2002-289703
出願日： 2002年01月21日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】工程数を著しく増大させることなく、容易に、SRAMのメモリセルサイズを縮小可能な技術を提供する。また、SRAMのα線ソフトエラー耐性を向上させる。【解決手段】一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置において、半導体基板上に設けた第1導電膜で形成された第1導電膜配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極を構成し、前記ゲート電極を含む半導体基板上に設けた第1絶縁膜に形成した埋込溝配線で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方を構成し、前記埋込溝配線を含む前記第1絶縁膜上に第2絶縁膜を介して設けた第2導電膜で形成された第2導電膜配線で、前記一対のローカル配線の他方を構成する。

請求項（抜粋）：

一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、半導体基板上に設けた第1導電体で形成された第1配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、前記半導体基板上に設けた第1絶縁膜に形成された溝内の第2導電体を含む第2配線で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、前記第2配線上を含む領域に設けた第2絶縁膜を介して設けられた第3配線で、前記一対のローカル配線の他方が構成され、前記第2配線および前記第3配線のいずれか一方は、前記溝内を埋め込むように形成された埋込導電部を有することを特徴とする半導体記憶装置。

IPC (3件)：

H01L 21/8244 , H01L 27/10 491 , H01L 27/11

FI (2件)：

H01L 27/10 491 , H01L 27/10 381

Fターム (27件)：

5F083BS05 , 5F083BS17 , 5F083BS27 , 5F083BS38 , 5F083BS46 , 5F083BS48 , 5F083GA09 , 5F083GA18 , 5F083JA06 , 5F083JA19 , 5F083JA35 , 5F083JA36 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083JA56 , 5F083KA15 , 5F083KA16 , 5F083LA01 , 5F083MA04 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR39 , 5F083PR40

引用特許：

審査官引用 (4件)

半導体メモリ
公報種別：公開公報出願番号：特願2000-153114 出願人：ソニー株式会社
半導体デバイス,メモリ・セル,およびその形成方法
公報種別：公開公報出願番号：特願平10-360972 出願人：モトローラ・インコーポレイテッド
半導体集積回路装置およびその製造方法
公報種別：公開公報出願番号：特願平8-315806 出願人：株式会社日立製作所

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