特許
J-GLOBAL ID：200903066982748352

半導体メモリ

発明者：
辻 篤史

辻 篤史 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願2000-153114
公開番号（公開出願番号）：特開2001-332633
出願日： 2000年05月24日
公開日（公表日）： 2001年11月30日
要約：
【要約】【課題】素子活性領域およびゲート電極の形状の単純化を図り、リソグラフィ工程におけるパターン形成を容易にし、レジストパターンの合わせずれを低減して、半導体メモリの記憶特性の変動を防止しつつ、ワード線の分路の設計ルールの緩和を図る。【解決手段】 ドライバトランジスタ4とロードトランジスタ6とからなるインバータ回路と、ドライバトランジスタ5とロードトランジスタ7とからなるインバータ回路と、これらの配置方向に対して垂直な方向にアクセストランジスタ8およびアクセストランジスタ9とを配置する。記憶ノードの部分を構成する、トランジスタ4およびトランジスタ8に共通の拡散層22bと、トランジスタ6の拡散層22fとを層間絶縁膜に埋め込まれたT字形状の溝配線28を用いて接続する。
請求項（抜粋）：
第1のインバータと第2のインバータとから構成されるフリップフロップと、第1のアクセストランジスタと、第2のアクセストランジスタとを有し、上記第1のインバータが、第1のドライバトランジスタと第1のロードトランジスタとから構成され、上記第2のインバータが、第2のドライバトランジスタと第2のロードトランジスタとから構成され、上記第1のインバータを構成する上記第1のドライバトランジスタおよび上記第1のロードトランジスタの配置方向と、上記第2のインバータを構成する上記第2のドライバトランジスタおよび上記第2のロードトランジスタの配置方向とが互いにほぼ平行に設けられ、上記第1のアクセストランジスタおよび上記第2のアクセストランジスタが、上記第1のインバータの配置方向および上記第2のインバータの配置方向に対してほぼ垂直な方向に配置された構造を有する半導体メモリにおいて、上記第1のドライバトランジスタの一方の拡散層と上記第1のアクセストランジスタの一方の拡散層とが共通に設けられ、上記第2のドライバトランジスタの一方の拡散層と上記第1のアクセストランジスタの一方の拡散層とが共通に設けられ、上記第1のドライバトランジスタ、上記第2のドライバトランジスタ、上記第1のロードトランジスタ、上記第2のロードトランジスタ、上記第1のアクセストランジスタおよび上記第2のアクセストランジスタを覆うようにして第1の層間絶縁膜が設けられ、上記半導体メモリの第1の記憶ノードの部分を構成する、上記第1のドライバトランジスタおよび第1のアクセストランジスタに共通の拡散層と上記第1のロードトランジスタの拡散層とが、上記第1の層間絶縁膜の部分に埋め込まれた溝配線を用いて接続されていることを特徴とする半導体メモリ。
IPC (2件)：
H01L 21/8244 ,  H01L 27/11
Fターム (9件)：
5F083BS27 ,  5F083BS46 ,  5F083BS48 ,  5F083JA37 ,  5F083JA39 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20
引用特許：
審査官引用 (6件)
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