特許
J-GLOBAL ID：200903038988397450
不揮発性半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-266085
公開番号（公開出願番号）：特開2001-093288
出願日： 1999年09月20日
公開日（公表日）： 2001年04月06日
要約：
【要約】【課題】第1ページの読み出し回数が多く、データの読み出しに長時間を要していた。【解決手段】閾値電圧が低い順に状態“0”,状態“1”,状態“2”,状態“3”のデータを有する多値メモリであって、第1ページの書き込み動作でデータが状態“0”のメモリセルは状態“1”とされ、第2ページの書き込み動作でデータが状態“0”のメモリセルは状態“3”とされ、データが状態“1”のセルは状態“2”とされる。このため、データの読み出し時に第1ページのデータは2回で読み出すことが可能である。さらに、第2ページの書き込み動作は、高い初期書き込み電圧を用いることができるため、書き込み動作を高速化できる。
請求項（抜粋）：
ビット線及びワード線に接続され、異なる閾値電圧からなるデータの状態“0”、状態“1”、状態“2”、状態“3”のうちの1つを記憶する記憶素子と、前記ビット線に接続され、外部から供給される第1又は第2の論理レベルのデータを記憶し、前記記憶素子から読み出された第1又は第2の論理レベルのデータを記憶するデータ記憶回路と、前記ビット線及びワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、前記制御回路は、第1の動作において、前記データ記憶回路のデータが第1の理論レベルのデータである場合、前記記憶素子のデータを前記状態“0”から状態“1”に変化させ、前記データ記憶回路のデータが第2の理論レベルのデータである場合、前記記憶素子のデータを前記状態“0”に保持し、前記データが状態“1”に達したかどうかのベリファイ動作の時、前記データ記憶回路のデータが第1の論理レベルであり、前記データが状態“1”に達しているとき前記データ記憶回路のデータを第2の論理レベルとし、前記データが状態“1”に達していないとき前記データ記憶回路のデータを第1の論理レベルに保持し、前記データ記憶回路のデータが第2の論理レベルである場合、データ記憶回路のデータは、第2の論理レベルを保持し、前記データ記憶回路のデータが第2の論理レベルになるまで前記記憶素子に対して前記第1の動作を行い、第2の動作において、前記データ記憶回路のデータが外部から供給された第1の論理レベルのデータであり、前記記憶素子のデータが状態“1”である場合、前記記憶素子のデータを状態“1”から状態“2”に変化させ、前記記憶素子のデータが状態“0”である場合、前記記憶素子のデータを状態“0”から状態“3”に変化させことを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
G11C 16/02
, G11C 16/04
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 641
, G11C 17/00 622 E
, H01L 27/10 434
, H01L 29/78 371
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD03
, 5B025AD04
, 5B025AD05
, 5B025AE05
, 5F001AA25
, 5F001AB08
, 5F001AD41
, 5F001AD53
, 5F001AE02
, 5F001AE03
, 5F001AF20
, 5F083EP02
, 5F083EP23
, 5F083EP32
, 5F083EP76
, 5F083ER22
, 5F083GA01
, 5F083LA10
, 5F083ZA21
, 5F101BA07
, 5F101BB05
, 5F101BD22
, 5F101BD34
, 5F101BE02
, 5F101BE05
, 5F101BF05
