特許

J-GLOBAL ID：200903039650127330

トレンチ型MOSFETの製造方法

発明者： 松枝 斉
出願人/特許権者： 新日本無線株式会社
代理人 (1件)： 長尾 常明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-319191
公開番号（公開出願番号）：特開2003-124466
出願日： 2001年10月17日
公開日（公表日）： 2003年04月25日
要約：

【要約】【課題】 ソース領域のトレンチ上角部分への電界集中が緩和できるようにしたトレンチ型MOSFETの製造方法を提供する。【解決手段】 半導体基板1上にエピタキシャル層2を形成し、該エピタキシャル層2にボディ部3を形成し、該ボディ部3のゲート形成予定部分の表面にLOCOS部25を形成し、該LOCOS部25の略中央から前記ボディ部3を抜け前記エピタキシャル層2にまで達するようトレンチ10を形成し、前記トレンチ10の内壁にゲート酸化膜5を形成し前記トレンチ10内にゲート電極10の材料を埋め込み、前記ゲート酸化膜5に接するように前記ボディ部の表面側にソース領域4を形成し、該ソース領域4に接続するソース電極8を形成し、前記半導体基板1の裏面にドレイン電極9を形成する。

請求項（抜粋）：

一導電型の半導体基板上に一導電型の第1の半導体層を形成する第1工程と、該第1の半導体層に逆導電型の第2の半導体層を形成する第2工程と、該第2の半導体層のゲート形成予定領域の表面にLOCOS部を形成する第3工程と、該LOCOS部の略中央から前記第2の半導体層を抜け前記第1の半導体層に達するようトレンチを形成する第4工程と、前記トレンチの内壁にゲート酸化膜を形成し前記トレンチ内にゲート電極材料を埋め込む第5工程と、前記ゲート酸化膜に接するように前記第2の半導体層の表面側に一導電型のソース領域を形成する第6工程と、該ソース領域に接続するソース電極を形成する第7工程と、前記半導体基板の裏面にドレイン電極を形成する第8工程と、を具備することを特徴とするトレンチ型MOSFETの製造方法。

IPC (4件)：

H01L 29/78 653 ,  H01L 29/78 652 ,  H01L 21/336 ,  H01L 29/41

FI (5件)：

H01L 29/78 653 A ,  H01L 29/78 652 K ,  H01L 29/78 658 F ,  H01L 29/78 658 G ,  H01L 29/44 C

Fターム (8件)：

4M104AA01 ,  4M104BB01 ,  4M104BB14 ,  4M104CC05 ,  4M104DD02 ,  4M104FF01 ,  4M104GG09 ,  4M104HH20

引用特許：

審査官引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-131594   出願人：日産自動車株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-192963   出願人：三洋電機株式会社
• 半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願平3-343117   出願人：三菱電機株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-324161   出願人：日本電気株式会社