特許

J-GLOBAL ID：200903040146946205

トレンチ及びビアの側壁を滑らかにすることによって銅線の抵抗率を減少する方法

発明者： クイン-タン ジアン
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 中村 稔 (外9名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-321849
公開番号（公開出願番号）：特開2002-184862
出願日： 2001年10月19日
公開日（公表日）： 2002年06月28日
要約：

【要約】【課題】 集積回路における銅線の抵抗率を減少すること。【解決手段】 本発明は、トレンチ及びビアの側壁を滑らかにすることによって銅線の抵抗率を減少することができる。半導体基板100上に中間レベル誘電体102及び更にその上にイントラメタル誘電体104が形成された後、ビア106とトレンチ108が形成される。薄いライナー110がトレンチ108及び/またはビア106内を含む誘電体層上に堆積される。薄いライナー110はトレンチ108及び/またはビア106の側壁を滑らかにし、抵抗率を減少する。薄いライナーは有機または無機の誘電体110を有する。薄いライナーは誘電体の代わりに金属であってもよい。その後、銅の相互接続構造116が薄いライナー110上に形成される。

請求項（抜粋）：

集積回路の製造方法であって、半導体基体上に誘電体層を形成するステップ、前記誘電体層に、粗い面の側壁を有する孔をエッチングするステップ、前記孔内の前記誘電体層上に薄いライナーを堆積するステップ、前記ライナー上にバリア層を堆積するステップ、及び前記薄いライナーを堆積するステップ及び前記バリアを堆積するステップの後、前記孔に銅の接続構造を形成するステップ、を有することを特徴とする方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/3205

FI (2件)：

H01L 21/90 B ,  H01L 21/88 M

Fターム (44件)：

5F033HH11 ,  5F033HH18 ,  5F033HH21 ,  5F033HH27 ,  5F033HH30 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033HH36 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ21 ,  5F033JJ27 ,  5F033JJ30 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033JJ36 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN05 ,  5F033NN06 ,  5F033PP06 ,  5F033PP14 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ16 ,  5F033QQ23 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR09 ,  5F033RR11 ,  5F033RR25 ,  5F033SS07 ,  5F033SS11 ,  5F033SS21 ,  5F033TT01 ,  5F033TT07 ,  5F033XX10

引用特許：

審査官引用 (4件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-081541   出願人：株式会社東芝
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-215988   出願人：株式会社東芝
• エッチングされた低誘電率材料の孔を封じるための誘電体形成
  公報種別：公表公報   出願番号：特願2001-553580   出願人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
• 半導体集積回路装置およびその製造方法
  公報種別：公開公報   出願番号：特願2000-050903   出願人：株式会社日立製作所